基于fpga的dds信號源畢業(yè)設(shè)計(論文)開題報告(文件)
【正文】 工作對信號發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦信號源、脈沖信號源，還能根據(jù)需要產(chǎn)生函數(shù)信號源和高頻 信號源 。 而傳統(tǒng)信號發(fā)生器采用專用芯片，成本高，控制方式不靈活，已經(jīng)越來越不能滿足現(xiàn)代電子測量的需要，正逐步退出歷史舞臺。 三、 DDS 與 FPGA 基本簡 述 DDS 基本原理 直接數(shù)字式頻率合成技術(shù)是 近 年來隨著數(shù)字集成電路和計算機(jī)而迅速發(fā)展起來的一種新的頻率合成技術(shù)。其影響因素有內(nèi)部數(shù)控振蕩器內(nèi)的工藝結(jié)構(gòu)、數(shù)模變換及其它可能的信號處理步驟產(chǎn)生的時延，其中數(shù) 字信號處理部分的時延與時鐘周期相關(guān)。 FPGA 簡介 FPGA（ Field－ Programmable Gate Array） ，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。在大多數(shù)的 FPGA 里面，這些可編程邏輯原件里也包含記憶原件，例如觸發(fā)器或者更加完整的記憶塊。 目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如 RAM、時鐘管理和 DSP）的硬核（ ASIC 型 ）模塊。而 SystemVerilog 和 SystemC 這兩種HDL 語言還處于完善過程中。自 EE IEEE1076（簡稱 87 版 )之 后，各 EDA 公司相繼推出自己的 VHDL 設(shè)計環(huán)境，或宣布自 自 己的設(shè)計工具可以和 VHDL 接口。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模 電子系統(tǒng) 的重 要保證。 （ 4）對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 (2)輸出量化位數(shù)： 8 位 (3) 輸出頻率≤ 2MHz 解決手段 從學(xué)習(xí) FPGA、 DDS 信號源的原理入手，學(xué)會通過 FPGA 控制 D/A 轉(zhuǎn)換器將數(shù)字信號轉(zhuǎn)化為模擬信號。 該同學(xué)在論文開題期間閱讀了大 量的參考文獻(xiàn)，文獻(xiàn)綜述寫作比較規(guī)范，內(nèi)容豐富，符合文獻(xiàn)綜述的基本要求。 指導(dǎo)教師： 年 月 日 所在院（系）審查意見： 負(fù)責(zé)人： 年 月 日 。本課題設(shè)計思路基本明確，通過設(shè)計和研究可以提高開發(fā)電子產(chǎn)品的能力。 方案設(shè)計 (1)本課設(shè)以 DDS 為核心， DDS 由頻率控制字、相位累加器、相位寄存器、波形存儲器 (ROM)、數(shù)模轉(zhuǎn)換器和低通濾波器組成，其工作原理如下圖 1 所示： (2)FPGA
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