【正文】 圖 412 多輸出的分頻器 附錄 19 這個(gè)模塊即實(shí)現(xiàn)了把 32MHz 的時(shí)基信號(hào)分成了我們需要的四個(gè)信號(hào) 1Hz， 10Hz，100Hz， 1KHz。 use 。 clkout100 : out std_logic。 Port ( f_in : In std_logic。 begin U1:fdiv generic map(rate=16000) port map (f_in=clkin,f_out=carry1)。 clkout1K = carry1。 這個(gè)模塊即實(shí)現(xiàn)了把 32MHz的時(shí)基信號(hào)分成了我們需要的四個(gè)信號(hào) 1Hz， 10Hz， 100Hz， 1KHz。當(dāng) se1 為 1 時(shí)， f1hz 的輸入時(shí)基信號(hào)被選中，被賦值給輸出端口 fref輸出，此時(shí) DP1 有效， DP2 和 DP3 無(wú)效，點(diǎn)亮 DP1 連接的小數(shù)點(diǎn)；當(dāng) se1 為 0,se10 為 1 時(shí)，f10hz 時(shí)基信號(hào)被選中， DP2 有效， DP1和 DP3 無(wú)效，點(diǎn)亮由 DP2 連接的小數(shù)點(diǎn)；最后當(dāng) se1和 se10 都無(wú)效時(shí)，即都為 0 時(shí)， se100為 1 時(shí)， f100hz 端口的輸入信號(hào)被選中作為輸出，DP3 有效， DP1 和 DP2 無(wú)效，點(diǎn)亮由 DP3 連接的小數(shù)點(diǎn)。 use 。 dp1,dp2,dp3: out std_logic)。 dp1 = 39。dp3 = 39。 then fref = f1hz。139。 elsif se100 = 39。139。 仿真圖如下所示： 圖 414 閘門選擇器仿真圖 測(cè)頻控制器 測(cè)頻控制器是控制整個(gè)頻率計(jì)各模塊進(jìn)行時(shí)序工作的 控制裝置，它對(duì)輸入的標(biāo)準(zhǔn)時(shí)鐘信號(hào)進(jìn)行變換，產(chǎn)生我們所需要的三個(gè)信號(hào)閘門信號(hào) GATE，鎖存信號(hào) LATCH 以及清零信號(hào)CLEAR。這就要求 Control 的計(jì)數(shù)使能信號(hào) Gate 能產(chǎn)生一個(gè)周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器 Counter6 的 Carry_in 使能端進(jìn)行同步控制。鎖存信號(hào)之后，必須有一清零信號(hào) Reset 對(duì)計(jì)數(shù)器進(jìn)行清零，為下 1 秒鐘的計(jì)數(shù)操作準(zhǔn)備。 use 。 latch : out std_logic)。 begin process(Bsignal,G1) begin if rising_edge(Bsignal) then G1=not G1。 end process。 end Behavioral。由圖可見，在計(jì)數(shù)完成后，即計(jì)數(shù)使能信號(hào) Gate 在 1S 的高電平后，利用其反相值產(chǎn)生一個(gè)鎖存信號(hào)latch，由于反相器的器件延時(shí)，鎖存信號(hào)的上升沿是在計(jì)數(shù)使能信號(hào)即閘門信號(hào) Gate 的下降沿之后，即是計(jì)數(shù)完了才鎖存的，符合我們的設(shè)計(jì)要求。 Count_out 是計(jì)數(shù)結(jié)果輸出，carry_out 是進(jìn)位信號(hào)。 use 。 count_out : out std_logic_vector(3 downto 0))。139。139。 else count = 0000。 end if。139。039。 被測(cè)信號(hào)接至此計(jì)數(shù)器的 Csignal。級(jí)聯(lián)成六位計(jì)數(shù)器的 仿真圖如下： 圖 420 六位計(jì)數(shù)器的仿真圖 鎖存器 如果計(jì)數(shù)器輸出直接與譯碼器相連接，那么在計(jì)數(shù)過程中輸出端則隨輸入脈沖數(shù)的增加而不斷跳變，那么顯示數(shù)碼管則也會(huì)不斷閃爍跳變，讓人不能看到穩(wěn)定的輸出，設(shè)鎖存器后，則不再跳變，便可清晰讀出計(jì)數(shù)結(jié)果。具體程序參考附錄。同時(shí)本模塊還實(shí)現(xiàn)了無(wú)意義零的消隱。 其生成模塊如下： 圖 422 顯示譯碼控制模塊 附錄 27 其源程序如下 : library IEEE。 entity multi is port(f1khz,q_over : in std_logic。 freq_value4,freq_value5 : in std_logic_vector(3 downto 0)。 signal hide : std_logic。 else sel = sel + 1。 mux:process(sel,freq_value0,freq_value1,freq_value2,freq_value3,freq_value4,freq_value5) begin case sel is when 000 = data = freq_value0。 when 100 = data = freq_value4。 附錄 28 bcd2led : process (hide,data) begin led = 1111111。 when 0001 = led = 1001111。 when 0101 = led = 0100100。 when 1001 = led = 0000100。 end process。 out3=1111111。 when 001 = out1 = led。 when 101 = out5 = led。 hide_zero:process (sel,q_over,dp1,dp2,freq_value5,freq_value4,freq_value3,freq_value2) begin hide = 39。 and freq_value5 = 0000 then hide = 39。039。 when 011 = if q_over = 39。 then hide = 39。039。139。 when others = null。 仿真結(jié)果如下： 附錄 30 圖 423 顯示譯碼控制模塊的仿真 圖 第四章 數(shù)字式頻率計(jì)的實(shí)現(xiàn) 頂層原理圖 將各程序生成的模塊按我們的要求連接就形成了頂層原理圖。在仿真圖上可以看出程序的綜合的確達(dá)到了我們的要求。需要注意的是一些端口是固定的，不能胡亂的連接。在做高頻的對(duì)比測(cè)量時(shí) 發(fā)現(xiàn) ， 頻率計(jì)的讀數(shù)誤差較大，約有萬(wàn)分之一左右 。詳細(xì)介紹了測(cè)量原理，設(shè)計(jì)方案以及各模塊的設(shè)計(jì)過程及其實(shí)現(xiàn)的功能，并對(duì)設(shè)計(jì)中遇到的問題作了分析和處理；利用 ISE 和 ModelSim 對(duì)設(shè)計(jì)進(jìn)行了仿真，分析，綜合， 并最終下載到SpartanII 系列芯片中，實(shí)現(xiàn)了對(duì)頻率的測(cè)量。 附錄 32 心得體會(huì)： 我認(rèn)為本次實(shí)驗(yàn)讓我對(duì)高層次的電路設(shè)計(jì)有了一個(gè)更加深刻的理解和認(rèn)識(shí)，實(shí)驗(yàn)中的主要困難在于程序的鏈接調(diào)試，實(shí)驗(yàn)之后感覺自己已經(jīng)能夠適應(yīng)這種 設(shè)計(jì)方式了。如本來(lái)可以實(shí)現(xiàn)測(cè)量檔 位的自動(dòng)切換。 use 。 count_en : in std_logic。 result3 : out std_logic_vector(3 downto 0)。 end counter6。 附錄 33 count_out : out std_logic_vector(3 downto 0))。 begin U1 : counter Port map ( rst = clear, clk = Csignal, carry_in = count_en, carry_out = carry1, count_out = result1 )。 U5 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry4, carry_out = carry5, count_out = result5 )。 then over1= 39。 end process。 use 。 overin : in std_logic。 numin4 : in std_logic_vector(3 downto 0)。 numout1 : out std_logic_vector(3 downto 0)。 numout5 : out std_logic_vector(3 downto 0)。 numout1=numin1。 numout5=numin5。 end Behavioral。 end if。 numout3=numin3。 end latch。 numout3 : out std_logic_vector(3 downto 0)。 numin6 : in std_logic_vector(3 downto 0)。 numin2 : in std_logic_vector(3 downto 0)。 use 。 end structure。 elsif rising_edge(csignal) then 附錄 34 over1 = carry6 or over1。 process (clear,csignal) begin if clear = 39。 U3 : counter Port map ( rst = clear, clk = Csignal, carry_in = carry2, carry_out = carry3, count_out = result3 )。 signal carry1,carry2,carry3,carry4,carry5,carry6: std_logic。 carry_in : in std_logic。 result5 : out std_logic_vector(3 downto 0)。 result1 : out std_logic_vector(3 downto 0)。 entity counter6 is port(Csignal : in std_logic。 附 錄 附錄 1. 計(jì)數(shù)器級(jí)聯(lián)程序 library IEEE。 VHDL 語(yǔ)言來(lái)實(shí)現(xiàn)基于 FPGA 的實(shí)際工程項(xiàng)目， 理論和實(shí)踐沒有有機(jī)的聯(lián)系起來(lái)，理論沒有起到應(yīng)有的指導(dǎo)作用。但當(dāng)被測(cè)信號(hào)頻率較低時(shí)，測(cè)試精度較低，誤差變大。 測(cè)量結(jié)果表明該設(shè)計(jì)達(dá)到了最初的提出的所有設(shè)計(jì)要求。 測(cè)試結(jié)果 在成功下載并運(yùn)行后，為評(píng)估該設(shè)計(jì)系統(tǒng)的實(shí)際測(cè)量效果，做了一次對(duì)比實(shí)驗(yàn)，選用F40 型數(shù)字合成函數(shù)信號(hào)發(fā)生器 /計(jì)數(shù)器提供輸入信號(hào) 。 圖 424 頂層原理圖仿真的局部放大 附錄 31 圖 425 頂層原理圖仿真圖整體 分配引腳和下載實(shí)現(xiàn) 全部 仿真通過后，就運(yùn)行 ISE 的設(shè)計(jì)實(shí)現(xiàn)，然后再打開 XILINX PACE，在里面分配引腳，即實(shí)現(xiàn)設(shè)計(jì)的輸入輸出端口與實(shí)際芯片的輸入輸出端口的對(duì)應(yīng)連接。原理圖過大，可參考附錄。 end process。139。139。 end if。 and freq_value5 = 0000 and freq_value4 = 0000 and freq_value3 = 0000 and dp1 /= 39。139。 end if。 case sel is 附錄 29 when 101 = if q_over = 39。 end case。 when 011 = out3 = led。 out5=1111111。 out1=1111111。 end case。 when 0111 = led = 0001111。 when 0011 = led = 0000110。139。 end case。 when 010 = data = freq_value2。 end if。 signal led : s