【正文】 最后把FPGA核心板與外圍接口硬件電路相連，實時觀察按鍵操作控制是否正常，波形和顯示是否正常；并調(diào)節(jié)數(shù)模轉(zhuǎn)換器的輸出電流和外接運放的電路參數(shù)，直到輸出波形達到要求。DA轉(zhuǎn)換板原理圖和PCB圖見附錄G。 電壓幅值顯示電路 外圍接口電路外圍接口電路由數(shù)模轉(zhuǎn)換電路、顯示電路、按鍵電路和LED指示電路等構成。shift=439。shift=439。....................................………………………………………………always (posedge clk)begin scan=scan+1。按鍵消抖電路的仿真圖。每來一個時鐘fc，相位寄存器增加一個步長M。波形選擇電路是選擇系統(tǒng)要求的正弦波、方波和三角波三種波形，加上由上述電路生成每按一次鍵就產(chǎn)生單一脈沖的基礎，所以只需要一個按鍵逐次選擇一種波形既可，用狀態(tài)機很容易實現(xiàn)[]，具體程序見附錄B。 。這個系列的產(chǎn)品比較適合于低成本的客戶，而且性能各方面相當不錯。依據(jù)抖動注入位置的不同，分為頻率抖動，相位抖動，以及數(shù)模轉(zhuǎn)換器轉(zhuǎn)換前的幅度抖動。此外，電源噪聲，外部的電磁干擾等因素的影響，也會導致DDS輸出頻譜雜散指標的變差。因為實際的LPF特性不可能是筆直陡峭的，總是會有一定的過渡帶，在確定DDS系統(tǒng)最大輸出頻率時，就要留有余量。 理想情況下DDS的頻譜特性所謂理想情況就是假設低通濾波器和數(shù)模轉(zhuǎn)換器（D/A）的特性是理想化的特性，同時不考慮幅度量化誤差和相位截斷誤差，即DDS系統(tǒng)同時符合下面三個條件：（1）數(shù)模轉(zhuǎn)換器分辨率的值無窮小，并且具有理想的轉(zhuǎn)換特性相位；（2）相位累加器的輸出完全作為波形存儲器的地址碼；（3）波形存儲器存儲的波形幅度值沒有量化誤差。正弦查詢表由一個周期正弦波的幅度值構成，正弦波中0～360176。相位累加器可對頻率控制字的2進制碼進行累加運算，產(chǎn)生的累加結果作為ROM查找表的取樣地址值，而此查找表中儲存了一個周期的正弦波幅度值。DDS以較高的頻率通過相位累加來產(chǎn)生給定頻率的數(shù)字化波形。為了便于分析，可以假設U=1，=0，即： （32）我們對（32）式代表的信號進行抽樣，抽樣周期為（即抽樣頻率為），就可以得到離散的波形序列： （33）相應的離散相位序列為： （34）是連續(xù)兩次抽樣之間的相位增量。第三章 DDS工作原理第三章 DDS工作原理在第二章當中，我們知道，通過FPGA實現(xiàn)DDS的三種方法當中，查表法（LUT）是最常用的。 三個要素對DDS性能及占用FPGA資源的影響參 數(shù)對性能的影響對資源的影響相位累加器整數(shù)部分字長nn越大頻率分辨率越高，輸出頻率越精確n越大意味著更大的LUT，需要占用更多的存儲資源相位累加器小數(shù)部分字長bb越大意味著步進值可以更精確地表示b越大意味著需要設計更復雜的相位累加器LUT的寬度LL越大意味著輸出信號幅度更精確L越大意味著需要更大的存儲空間在設計基于LUT的DDS時，需要著重考慮以下三個要素：相位累加器整數(shù)部分字長n、相位累加器小數(shù)部分字長b和LUT的寬度L。為此，可將頻率控制字K的位寬擴大，使其由兩部分即整數(shù)部分和小數(shù)部分構成。 (28a) (28b)由式(28)可知，fs / N 即為頻率分辨率。LUT中依相位順序存儲一個周期的波形數(shù)據(jù)。從頻率角度來描述極點是： （26）對比式（25）和式（26），可以得出： （27）上面二式中，fs是抽樣頻率。(5)硬件仿真／硬件測試。首先需要將設計思路用文本方式或圖形方式表達出來，進行排錯編譯，為進一步的邏輯綜合做準備。6. 時鐘所有FPGA器件都含有專用時鐘輸入引腳。由于FPGA存儲器模塊和器件中的其他結構一樣可以進行編程，因此，上電時能夠以任意存儲器內(nèi)容對其進行初始化。上拉電阻形式的片內(nèi)匹配功能有助于減少電路板上的匹配元件數(shù)量。本地互連直接連接LE或者LAB中的ALM，鄰近LAB之間進行最短連接，稱為直接鏈路?？梢园鸭拇嫫髋月罚a(chǎn)生嚴格的組合邏輯功能，也可以完全旁路LUT，只使用寄存器用于存儲或者同步二這種，靈活的LE輸出級使其非常適合所有類型的邏輯操作。大部分器件使用4輸入LUT，而有些器件提供輸入數(shù)量更大的LUT，以建立更復雜的功能。在I/O功能上，F(xiàn)PGA支持多種不同的I/O標準；在存儲器需求上，大多數(shù)FPGA提供了嵌入式BRAM Block存儲器，使得用戶有實現(xiàn)片上存儲器的可能；而在配置上，由于FPGA在掉電后立即恢復成白片，內(nèi)部邏輯關系盡失，因而可實現(xiàn)反復使用，產(chǎn)生不同的電路功能。 本論文主要內(nèi)容本論文主要內(nèi)容如下：1. 對國內(nèi)外信號發(fā)生器的現(xiàn)狀進行了介紹，并介紹了DDS系統(tǒng)的優(yōu)缺點2. 對FPGA的工作原理及設計流程進行了簡介，并分析了用FPGA來實現(xiàn)DDS的三種方法3. 對DDS的工作原理、特點和特性特性進行研究、分析4. 系統(tǒng)方案和電路設計5. 調(diào)試6. 性能結果測試及分析7. 總結課題要實現(xiàn)的目標：1. 信號輸出頻率范圍：1Hz～5MHz；2. 信號輸出頻率精度：1Hz；3. 信號輸出電壓范圍（峰峰值）：～5V；4. 信號輸出電壓精度：；5. 信號輸出類型：正弦波、方波、三角波。DDS技術剛面世時，由于存在上面的缺陷，所以得不到實際的應用與發(fā)展。因為DDS頻率由數(shù)字控制直接產(chǎn)生，沒有反饋環(huán)路，所以DDS輸出信號的相位噪聲很小?？扇〈鶻FG7等高頻信號發(fā)生器采用SMT 貼片工藝，可靠性高體積?。?5036110mm重量輕： DDS的優(yōu)劣 DDS的優(yōu)點與傳統(tǒng)技術相比，DDS具有以下特殊優(yōu)點[[] 田華，袁振東，趙明忠等. 電子測量技術[M].西安:西安電子科技大學出版社，2005]：(1)輸出信號的頻率分辨率可以做到非常高，并且輸出信號的頻點數(shù)量可以做到非常多，可以近似看作輸出信號的頻率是連續(xù)可調(diào)的?？稍谒蓄I先的軟件平臺上應用。從 125MSa/s 至 8/12GSa/s 的可變抽樣率。隨著電子技術的發(fā)展，信號發(fā)生器正向多功能、數(shù)字化、自動化的方向發(fā)展，對其性能的要求也越來越高，如要求輸出頻率穩(wěn)定性高、轉(zhuǎn)換速度快、能夠輸出任意波等。通過研究直接數(shù)字頻率合成器（Direct Digital Frequency Synthesis 簡稱DDS或DDFS）的基本原理，掌握了DDS 的核心相位累加器的功能；分析了FPGA 的性能結構，了解到DA轉(zhuǎn)換電路與FPGA 之間的通信控制功能；結合外圍電路，設計了基于FPGA 的DDS 波形發(fā)生器。本系統(tǒng)主要以FPGA芯片EP2C8Q208C8 為核心，輔以必要的模擬電路，在Verilog編寫的程序控制下，構成了一個基于直接數(shù)字頻率合成技術的波形發(fā)生器。 國內(nèi)外現(xiàn)狀現(xiàn)在市場上已有的信號發(fā)生器有很多種，其電路形式有采用運放及分立元件構成；也有采用單片集成的函數(shù)發(fā)生器；以及以單片機和FPGA為核心，輔以必要的模擬電路構成的DDS數(shù)字信號發(fā)生器。高達 80dBc 典型值的無雜散動態(tài)范圍（SFDR）。其主要應用:雷達、衛(wèi)星、電子戰(zhàn)、多電平信號。(2)頻率轉(zhuǎn)換快。(6)復雜方式的信號調(diào)制很容易實現(xiàn)。隨著電子技術的不斷發(fā)展，其缺點得到了一定的克服，現(xiàn)在DDS技術已經(jīng)在各個領域得到了廣泛地應用 [[] 邵正途,[J].電子技術,2005,(1): 82～84]。 51 第二章 FPGA 工作原理第二章 FPGA工作原理 FPGA簡介 FPGA的發(fā)展歷程及特性介紹隨著數(shù)字化技術的不斷普及，當今社會已經(jīng)步入了一個數(shù)字集成電路廣泛應用的時代。此外，擁有多種配置模式也是其出色之處。LUT由一系列級聯(lián)復用器構成。FPGA LE含有專門的進位邏輯和LAB中的寄存器鏈布線，為這些信號提供最短鏈接。另一類互連是行列互連。有些器件的I/O單元還含有鉗位二極管，使能后可以用做PCI總線的I/O?？梢猿跏蓟癁槿我獯鎯ζ髂Ｊ?，并進行測試，所以，這對設計調(diào)試非常有用。這些引腳接收時鐘信號，直接連接至芯片中的其他時鐘控制結構。常用的源程序輸入方式有原理圖輸入方式和文本輸入方式。將下載好程序的FPGA放在開發(fā)板上進行測試，以驗證設計。假設 f = fs / 8 ,代入式（27）中，可以得出 ，因此 。波形存儲器相位累加器 n n L 基于DDS硬件結構假定相位累加器的位寬為4bit，那么LUT深度N為16。根據(jù)抽樣定理，可以得出，輸出頻率的最大值為 fs / 2 。 n+b K n+b n 地址 +D 細化的相位累加器，相位累加器的步進值K的位寬為(n+b)bit，由n bit整數(shù)部分和 b bit小數(shù)部分構成，輸出選取其中的高n bit部分即整數(shù)部分作為LUT的地址。 兩種實現(xiàn)方法的比較兩種基于FPGA的DDS實現(xiàn)方法各有優(yōu)勢與不足。下面的分析就是基于查表法（LUT）。根據(jù)抽樣定理： （35）式（32）代表的模擬信號可以由式（33）代表的離散序列恢復。根據(jù)抽樣理論，產(chǎn)生的最高頻率不能超過1/2時鐘頻率(Nyquist速率)。存儲器ROM在參考時鐘驅(qū)動下輸出正弦波幅度值，直到相位累加器加滿產(chǎn)生溢出，從而完成一個周期，用ROM的輸出值來驅(qū)動數(shù)模轉(zhuǎn)換器(DAC)，然后經(jīng)低通濾波即可轉(zhuǎn)換成所需要的模擬正弦波形，也就是DDS信號的頻率周期。的每一個相位點在正弦查詢表都對應著一個地址。假定相位累加器輸出的相位序列為，它是一個周期序列，它的周期是： (314)上式中，是和的最大公約數(shù)。為了取出干凈的主頻的輸出信號，我們一般在DAC輸出端接入截止頻率為的LPF來防止雜散信號的混入。 DDS系統(tǒng)輸出的雜散信號抑制方法雜散信號對DDS系統(tǒng)輸出的頻譜有著非常嚴重的影響，在DDS系統(tǒng)輸出信號頻譜中，對于＞帶外的雜散信號，可以用性能優(yōu)良的LPF加以濾除；不過對于＜的帶內(nèi)雜散信號，要采取必要的方法才行。要注意的是，DDS抖動注入技術對雜散的改善會增加噪聲基底，但相對于雜散改善來說，是完全值得的。ⅡFPGA的適用配置器件。其內(nèi)部175mW的低功耗確保設備能夠很好的適用于便攜和低功耗的應用。 波形選擇狀態(tài)圖頻率控制電路主要是調(diào)節(jié)頻率控制字，根據(jù)式（311），如果相位累加器的位數(shù)N和系統(tǒng)的時鐘頻率不變，頻率控制字M發(fā)生變化就可改變輸出信號的頻率。相位寄存器的輸出與微控制器送來的相位控制字相加，形成正弦查詢表地址碼。 相位累加器模塊 相位累加器的仿真波形。 按鍵消抖仿真圖 顯示模塊的設計[][]由于需要顯示的信息較少，所以電壓與頻率的顯示各用一塊四位七段LED數(shù)碼管。 scan_clk=scan[17:16]。b1011。b1110。FPGA核心板采用的芯片為EP2C8Q208C8+EPCS4，同時還帶有5V、可為按鍵LED指示板和顯示板提供電源，其原理圖見附錄D。第五章 調(diào)試調(diào)試過程包括各種仿真，檢驗是否達到設計目標。第六章 性能結果測試及分析第六章 性能結果測試及分析 測試數(shù)據(jù)系統(tǒng)輸出信號波形為正弦波、方波和三角波，它們的頻率和幅值可調(diào)。按鍵控制及顯示部分主要通過單獨對各個部分建立波形仿真文件進行仿真，觀察是否存在邏輯錯誤，如果存在，是什么地方出錯并加以修正。THS4001需雙電源供電，因此DAC板的電源獨立。由于通過調(diào)節(jié)DA輸出電流的大小使幅值控制字的大小正好為為電壓幅值的10倍，故只需一個除法器，將幅值控制字除以10就可得到數(shù)碼管高位段和低位段的數(shù)值，再使高位后帶上小數(shù)點就可顯示出電壓幅值的大小。b11:begin seg=seg4。b01:begin seg=seg2。其掃描部分代碼如下（其中clk為50MHz）。Verilog源程序見附錄A。頻率控制字進入相位累加器后的輸出，只取高12位地址信號進入LUT。相位寄存器的N 值通常取24～32 位。相位累加器的時鐘頻率為100MHz，幅值控制電路、頻率控制電路和波形選擇電路的時鐘頻率為10KHz。THS5651是高速低功耗COMS數(shù)字模擬轉(zhuǎn)換器，速度很快，最快更新率可達100MSPS，性能優(yōu)良。其中的邏輯單元數(shù)量高達68 416個，用戶I/O最多可達622個。如前所述，相位截斷誤差和幅度量化誤差會引入雜散的根源，是誤差序列為周期序列，只要打破其周期性，成為隨機序列；那么原來幅度較大的離散譜線功率，就會平均分布在一個較寬的范圍內(nèi)，成為幅度較低的噪聲基底，這樣，一定程度上相當于改善了輸出頻譜質(zhì)量，這就是抖動注入技術。 DDS雜散信號引入的數(shù)學模型，是相位截斷帶來的雜散信號，是波形幅度量化位數(shù)有限帶來