【正文】 上實現(xiàn)所需功能。 表61 波形頻率測試數(shù)據(jù)正弦波方波三角波設(shè)定頻率值（Hz）實際頻率值（Hz）誤差（%）實際頻率值（Hz）誤差（%）實際頻率值（Hz）誤差（%）10501005001K10K50K100K500K1M2M3M
。本次設(shè)計調(diào)試過程主要以FPGA+DAC為中心進行，觀察整個系統(tǒng)輸出信號的波形、幅度及頻率是否與按鍵控制相符、波形是否失真。DA芯片THS5651在上面已經(jīng)介紹過，在此不再重復(fù)。b1111。b1101。b0111。 頻率運算處理模塊 數(shù)碼管驅(qū)動模塊 頻率運算處理電路數(shù)碼管驅(qū)動就是將各段位的數(shù)值轉(zhuǎn)換為8bit的數(shù)值，采用動態(tài)掃描方式來顯示。此時不輸出按鍵確認(rèn)信號。整個 DDS 電路系統(tǒng)就可以輸出一個正弦波。具體程序見附錄B。FPGA開發(fā)板提供的主時鐘頻率為50 MHz，可以調(diào)用quartusII軟件，利用FPGA內(nèi)部的的PLL單元，先生成100MHz和20MHz時鐘信號，再器將20MHz的時鐘信號用分頻器降低到10kHz，這樣，所有的時鐘信號都可以得到。 CycloneII FPGA的適用配置器件配置器件支持CycloneⅡ器件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70EPCSlXEPCS4XXXEPCSl6XXXXXXEPCS64XXXXXX CycloneII FPGA系列的特性器 件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70邏輯單元460882561875233 21650 52868416M4KRAM塊(4K比特+512校驗比特)263652105129250總比特數(shù)119 808165 888239 616483 8405944321 152 000嵌入式18X18位乘法器1318263586150PLLs224444最多用戶I／O管腳數(shù)142182315475450622差分通道5575125200192275 CycloneII 器件封裝和最多用戶I/O管腳數(shù)封裝尺寸／mmXmmEP2C5EP2C8EP2C20EP2C35EP2C50EP2C70144Pin TQFP(16X16)8985208PinPQFP()142138256Pin FineLlne BGA(17X17)182152484Pin FineLine BGA(23X23)315322294672Pin FineLine BGA(27X27)475450422896Pin FineLine BGA(31X31)622 DAC的選擇從前面分析可以知道，DAC的好壞直接影響DDS系統(tǒng)輸出信號中的雜散成分，所以要引起足夠的重視。 主要器件的選擇 FPGA主芯片的選擇課題要求用FPGA來實現(xiàn)DDS信號發(fā)生器，所以首先選定FPGA主芯片，現(xiàn)在世界上生產(chǎn)FPGA的廠家很多，其中主要有兩家，即Altera 公司和Xilinx 公司，這兩家公司的FPGA產(chǎn)品在世界上銷售量占了80％以上[]，從熟悉開發(fā)軟件的角度出發(fā)，選擇了Altera 公司的產(chǎn)品。當(dāng)然還可以利用別的方法進行進一步的壓縮。所以在DDS系統(tǒng)的實際頻譜分析中，這兩個因素都必須予以考慮。所以有 (318)其中 (319) (320) 將式（319）及式（320）代入式（317），根據(jù)下面的等式： (321) 可以得到下式： (322)其中。 DDS輸出特性DDS是一種全數(shù)字電路系統(tǒng)，其缺陷之一就是雜散多，這個因素是長期以來DDS技術(shù)得不到實際應(yīng)用的主要原因之一。常用的可編程DDS ： 常用可編程DDS結(jié)構(gòu)圖，DDS 電路系統(tǒng)的關(guān)鍵是相位累加器，它由一個N 位相位寄存器和兩個加法器Σ所構(gòu)成，相位寄存器的N 值通常取24～32 位。，從圖中可以看出，除了低通濾波器(LPF)之外，DDS系統(tǒng)都是以數(shù)字集成電路實現(xiàn)，因此DDS系統(tǒng)易于集成和小型化。綜上所述，在保持抽樣頻率為定值的情況下，我們可以通過兩次抽樣之間的相位增量（小于π）來控制所得離散序列的頻率，經(jīng)保持、濾波之后，就可以得到此頻率的模擬信號。在DDS技術(shù)中，我們只不過把這個過程反過來進行。采用Xilinx FPGA實現(xiàn)時，可直接調(diào)用DSP48完成乘法運算以提高系統(tǒng)速度。第一個相位累加器的起始地址保持不變?nèi)詾?，而第二個相位累加器的起始地址則指向了sin(π/2)所對應(yīng)的地址空間，其目的正是為了保證輸出與正弦相正交的余弦信號。 相位累加器輸出波形 相位累加器輸出波形LUT輸出波形 LUT輸出波形 頻率控制字K對相位累加器和LUT輸出波形的影響根據(jù)式(28)，在LUT深度N為256且采樣頻率 fs 為100MHz的情況下，若要求輸出頻率 fd 為25MHz，則頻率控制字K為64。首先根據(jù)LUT的寬度L確定量化因子，然后根據(jù)LUT的深度產(chǎn)生一個周期的波形數(shù)據(jù)，最后通過floor函數(shù)完成浮點到定點數(shù)據(jù)的轉(zhuǎn)換。 基于查表法（LUT）的DDS一個典型的基于查表法（LUT）的DDS系統(tǒng)核心部分由相位累加器和波形存儲器兩部分構(gòu)成[]。 基于IIR濾波器的DDS，圖中IIR濾波器是一個全極點濾波器。在選用的目標(biāo)器件中建立起與網(wǎng)表文件符合的基本邏輯電路的對應(yīng)關(guān)系。 FPGA的設(shè)計流程FPGA設(shè)計方法可以總結(jié)為一個簡單的設(shè)計流程，Altera的QuartusⅡ軟件是全集成開發(fā)工具，完全支持這一設(shè)計流程。這對DSP設(shè)計非常有用。這些專用資源通常在器件中以特殊行列模塊的形式進行排列。FPGA中的I/O模塊通常被稱為I/O單元。FPGA布線通道使器件資源能夠與芯片任何地方的所有其他資源進行通信。LE的同步部分來自可編程寄存器，非常靈活，通常由全局器件時鐘來驅(qū)動它，而任何時鐘域都可以驅(qū)動任何LE。(LE)?；谥T多因素的促進，使得現(xiàn)場可編程邏輯器件的應(yīng)用成為大勢所趨，而這其中應(yīng)用最為廣泛的莫過于現(xiàn)場可編程邏輯陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。因而在需要產(chǎn)生較高頻率信號的情況下，往往要采用DDS和鎖相環(huán)相結(jié)合的技術(shù)。(8)大規(guī)模集成，體積小，功耗低，重量輕。DDS產(chǎn)生的所有頻率都由標(biāo)準(zhǔn)的同一時鐘源控制，因而很容易實現(xiàn)相干信號頻率的產(chǎn)生和變換，在通信、雷達(dá)、導(dǎo)航等設(shè)備中有極寬廣的應(yīng)用前景。 國內(nèi)信號發(fā)生器現(xiàn)狀信號發(fā)生器的國內(nèi)生產(chǎn)廠家有成都前鋒電子儀器有限公司、江蘇綠揚電子儀器有限公司、南京新聯(lián)電訊儀器有限公司、南京涌新電子有限公司、寧波中策電子有限公司、北京無線電二廠、北京普源精電公司等。安捷倫可直接提供用于M8190A 的MATLAB 軟件，來執(zhí)行任意波形（多音頻信號、脈沖雷達(dá)信號、多載波調(diào)制波形）測量和分析例程以及儀器應(yīng)用。安捷倫(Agilent)公司和泰克(Tektonix)公司是國際電子測量公司的代表。 Waveform Generator。摘 要信號發(fā)生器作為電子技術(shù)領(lǐng)域中最基本的電子儀器，廣泛應(yīng)用于各個領(lǐng)域中。 DDS。S公司、日本的菊水(Kikusui)和Leada公司、美國的安捷倫(Agilent)公司和泰克(Tektonix)公司等[[] [M].北京:國防工業(yè)出版社，2008]。5 GHz 模擬帶寬(直接 DAC 輸出)。IEEE 、IEEE 、軟件定義無線電。(4)信號相干。DDS全數(shù)字集成，工作穩(wěn)定，電磁兼容性好。雖然有的芯片時鐘可達(dá)到1 GHz或1 GHz以上(如美國模擬器件公司的AD9858)，但高位數(shù)D/A轉(zhuǎn)換芯片的上限頻率還只能達(dá)到幾百兆赫，這樣DDS的輸出頻率就受到了極大的限制。另一方面，系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC)芯片，并希冀設(shè)計周期盡可能短以提升設(shè)計效率，滿足實時的需求。下面將對FPGA內(nèi)部資源進行簡單介紹。LUT本質(zhì)上就是一個RAM。2. 可編程布線FPGA器件中的布線通道看起來簡單，但實際上提供更多的功能和互連。3. 可編程I/OFPGAFO控制功能含在陣列邊沿的模塊中，所有器件資源都可以通過FPGA布線通道使用該功能。這些專用資源模塊占用了陣列中一個或者多個模塊，通過FPGA布線通道可以訪問這些模塊。它們可以替代LUT邏輯來提高設(shè)計中的算術(shù)性能。時鐘輸入引腳一般饋入器件中的鎖相環(huán)PLL。(3)進行目標(biāo)器件的布線/適配。其中，采用LUT的方法較為通用，在FPGA設(shè)計中是較為主流的實現(xiàn)途徑，這緣于FPGA芯片中都會有豐富的LUT資源。可以清楚地看出來，這時的輸出信號是一個正弦波。15/16) 相位累加器位寬為4bit時LUT地址與存儲數(shù)據(jù)的對應(yīng)關(guān)系利用Matlab可生成所需存儲的數(shù)據(jù)。這是因為K增大，使得系統(tǒng)可以在較短時間內(nèi)讀完LUT中的所有數(shù)據(jù)(一個周期的波形)。 地址 sin 地址 cos相位累加器［起始地址→sin(π/2)］相位累加器［起始地址→sin(0)］LUT 產(chǎn)生正交的正、余弦信號的DDS整體結(jié)構(gòu)。該濾波器的輸入就是一個脈沖。根據(jù)奈圭斯特抽樣定理，當(dāng)（為抽樣頻率，為模擬信號頻譜最高頻率）時，由抽樣得到的離散信號就可以無失真地恢復(fù)出原始模擬信號。我們將一個周期的相位2π均分成M份，每一份為 如果我們控制每次的相位增量為δ的K倍，就可以得到信號的頻率為：（36）相應(yīng)的模擬信號為：（37）在上式中，K和M的取值均為正整數(shù)，按照抽樣定理的規(guī)定，K的最大值應(yīng)該小于M的一半。具體地說就是，在每個時鐘周期內(nèi)，存儲在輸入頻率寄存器中的相位值和相位累加器中的值相加，利用得到的結(jié)果相位值查表，得到相應(yīng)的正弦幅度值，最后輸出該值。最高的合成頻率受奈奎斯特抽樣定理的限制，所以有 （313）與 PLL 不同，DDS 的輸出頻率可以瞬時地改變，即可以實現(xiàn)跳頻，這是 DDS 的一個突出優(yōu)點。整個 DDS 電路系統(tǒng)就可以輸出一個正弦波。由于在一個周期內(nèi)可以表示為： (317)其中，為單位階躍函數(shù)。另外，由于在有限字長的波形存儲器中，存儲的波形幅度量化數(shù)據(jù)也不是無限的字長，這將不可避免地帶來幅度量化誤差。②運用壓縮存儲技術(shù)，等效增加波形存儲器的數(shù)據(jù)尋址位壓縮存儲技術(shù)就是對于有些特殊的波形，利用其對稱性（如正弦波或余弦波），在波形存儲器中只保存其第一象限（即區(qū)間）的幅度碼；在需要的時候，利用波形的對稱性來恢復(fù)其它象限的幅度碼，如此可得到4:1的壓縮比，此方法簡單并且電路好實現(xiàn)。第四章 系統(tǒng)方案及電路設(shè)計第四章 系統(tǒng)方案及電路設(shè)計 系統(tǒng)設(shè)計目標(biāo)根據(jù)前面的分析及課題要求，擬定這次課題電路系統(tǒng)要實現(xiàn)的目標(biāo)如下：：1Hz～5MHz；：1Hz；（峰峰值）：～5V；：；：正弦波、方波、三角波。從好用、夠用及成本考慮，選用的FPGA芯片是CycloneII系列的EP2C8Q208C8N， EP2C8Q208C8N內(nèi)部資源豐富，有邏輯單元（LE）、乘法器、鎖相環(huán)(PLL)和高速差分I/O等，最高運行頻率可達(dá)到250MHz，能夠滿足設(shè)計的需要。各個模塊所需要的時鐘信號頻率不一樣，相位累加器、波形存儲器和數(shù)模轉(zhuǎn)換器驅(qū)動所需要時鐘信號要求高達(dá)100MHz，而按鍵及控制電路所需時鐘信號只要10kHz就可以了。具體程序見附錄B. 頻率控制狀態(tài)圖幅值控制單元的功能是調(diào)節(jié)輸出電壓幅值，實現(xiàn)的方式為改變幅值控制字，輸出電壓，選定兩個步進檔位，分別是、用一個按鍵來調(diào)節(jié)檔位，另外兩個按鍵來調(diào)節(jié)輸出電壓的增加與減少。相位寄存器每經(jīng)過M N / 2個fc 時鐘后返回到原來開始的狀態(tài)，對應(yīng)地正弦查詢表也經(jīng)過一個輪回返回到原來開始的位置。如果在連續(xù)三次的判斷中，沒有全部是低電平，就判斷按鍵仍處在抖動狀態(tài)?；谡加霉?jié)省資源及可綜合性的考慮，該運算模塊抽用quartusII自帶的除法器IP核及一個運算控制模塊實現(xiàn)，運算控制模塊代碼見附錄C。shift=439。shift=439。shift=439。DAC電路由電源部分、THS5651和運放THS4001組成。在最后進行在線調(diào)試，將生成的配置文件寫入芯片中進行