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基于fpga的dds信號(hào)發(fā)生器的設(shè)計(jì)(更新版)

2025-01-01 03:47上一頁面

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【正文】 ..................................................................................... 7 波形存儲(chǔ)器 ............................................................................................ 7 D/A 轉(zhuǎn)換器 ............................................................................................. 8 低通濾波器 ............................................................................................ 8 DDS的主要特點(diǎn) ................................................................................................ 8 FPGA 介紹 ....................................................................................................... 10 3 設(shè)計(jì)軟件與語言 ........................................................................................................ 12 涉及到的軟件及設(shè)計(jì)語言 ............................................................................... 12 QuartursⅡ簡介 ........................................................................................... 12 Matlab簡介 .................................................................................................. 12 VHDL 簡介 ....................................................................................................... 14 4 課題的設(shè)計(jì)與仿真 .................................................................................................... 16 設(shè)計(jì)方案的選擇 ........................................................................................... 16 課題的設(shè)計(jì)與仿真 .......................................................................................... 20 各部件的設(shè)計(jì)及仿真 ............................................................................ 20 ..................................................................................... 27 仿真結(jié)果分析 ................................................................................................. 29 5 畢業(yè)設(shè)計(jì)小節(jié) ........................................................................................................... 31 謝辭 ............................................................................................................................... 31 參考文獻(xiàn) ........................................................................................................................ 32 中文摘要 摘要: 信號(hào)源作為現(xiàn)代電子產(chǎn)品中的重要一員,必須滿足高精度、高速度、高分辨率等要求。信號(hào)發(fā)生器; English Abstract Abstract: The signal source have to satisfy high accuracy, high speed amp。 signal occurrence device . 1 引言 直接數(shù)字頻率合成技術(shù)( DirectDigital Synthesis) , 簡稱 DDS 是九十年代迅速發(fā)展起來的一種有廣泛應(yīng)用前景的頻率綜合技術(shù)它可用于雷達(dá)通訊電子偵察和對抗以及高性能測量儀器等各個(gè)方面。 與傳統(tǒng)的頻率合成技術(shù)相比, DDS的 性能 優(yōu)點(diǎn) 主要體現(xiàn)在 :超高速的頻率轉(zhuǎn)換時(shí)間(可做到小于 s);極高的頻率分辨率(可達(dá)到 MHz級(jí));變相相位連續(xù);可實(shí)現(xiàn)極理想的正交輸出;容易實(shí)現(xiàn) Chirp(線性調(diào)頻)和其他各種頻率、相位、幅值調(diào)制;可以合成任意波形; DDS 輸出信號(hào)的三個(gè)參量 :頻率、相位和幅度都由數(shù)據(jù)控制字來決定,即通過改變相位累加器輸入端的頻率控制字,來實(shí)現(xiàn)頻率控制;改變相位累加器輸出端的相位,來實(shí)現(xiàn)相位控制;改變 ROM 輸出端的幅度,來實(shí)現(xiàn)幅度控制;從而合成各種調(diào)幅、調(diào)頻、調(diào)相波形以滿足日益增長的帶 寬信號(hào)形式的需求。 2 DDSamp。因此, 只要 N 足夠大, DDS可以得到足夠細(xì)的頻率間隔。令相位加法器的字長為 N,當(dāng)相位控制字 P由 0躍變到 P( P≠ 0) 時(shí),波形存儲(chǔ)器的輸入為相位累加器的輸出與相位控制字 P之和,因而其輸出的幅度編碼相位會(huì)增加 P/( 2的 n次方),從而使最后輸出的波形產(chǎn)生相移。 fo處的非諧波分量。這樣的相對帶寬是傳統(tǒng)頻率合成技術(shù)所無法實(shí)現(xiàn)的。 (6)工作頻帶的限制 : 這是 DDS的主要缺點(diǎn)之一,是其應(yīng)用受到限制的主要因素。同時(shí),波形存儲(chǔ)器的波形幅度量化所引起的有限長效應(yīng)和 DAC的非理想特性也都對 DDS的雜散抑制性能產(chǎn)生很大的影響。 2) FPGA可做其它全定制或半定制 ASIC電路的中試樣片。 加電時(shí), FPGA芯片將 EPROM中數(shù)據(jù)讀入片內(nèi)編程 RAM中,配置完成后, FPGA進(jìn)入工作狀態(tài)。 Quartus Ⅱ就是 Altera 公司推出的最新一代的可編程邏輯器件開發(fā)系統(tǒng), Quartus Ⅱ支持對 Altera 公司的 APEX、 FLEX、 Cyclone、 Mercury、Excalibur、 Stratix 和 Stratix GX 系列器件進(jìn)行開發(fā)和配置。新的版本集中了日常數(shù)學(xué)處理中的各種功能,包括高效的數(shù)值計(jì)算、矩陣運(yùn)算、信號(hào)處理和圖形生成等功能。在求解過程中,最麻煩的要算第二部分。例如,在 MATLAB里,用戶無需對矩陣預(yù)定義就可使用。 MATLAB包含兩個(gè)部分:核心部分和各種可選的工具箱。開放性也許是 MATLAB最受人們歡迎的特點(diǎn)。有專家認(rèn)為,在新的世紀(jì)中, VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。強(qiáng)大的行為 描述能力是避開具體的器件結(jié)構(gòu),從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 Qualm公司推出了 DDS系列 Q22 Q22 Q233 Q22 Q2368,其中 Q2368的時(shí)鐘頻率為 130MHz,分辨率為 ,雜散控制為 76dBc,變頻時(shí)間為 。 AD9830 50 5 300 經(jīng)濟(jì),并行輸入,內(nèi)置 D/A 轉(zhuǎn)換器。接上精密時(shí)鐘源, AD9850可產(chǎn)生一個(gè)頻譜純凈、頻率和相位都可編程控制的模擬正弦波輸出。調(diào)節(jié) DAC滿量程輸出電流,需外接一個(gè)電阻 Rset,其調(diào)節(jié)關(guān)系是 Iset=32( ),滿量程電流為 10~ 20mA。 ML2037是新一代低頻正弦波 DDS單片電路,生成的最高頻可達(dá) 500kHz。 用 QuartusII設(shè)計(jì) DDS系統(tǒng)數(shù)字部分 ,我們所用的編程語言是 VHDL語言,我們可以用 VHDL編寫 DDS的各個(gè)模塊,最后通過頂層文件的設(shè)計(jì)來完成各個(gè)模塊的組合,實(shí)現(xiàn)總體的功能。隨著這種頻率合成技術(shù)的發(fā)展,現(xiàn)已廣泛應(yīng)用于通訊、導(dǎo)航、雷達(dá)、遙控遙測、電子對抗以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域。 use 。 end rtl。 END reg1。 ( 3) ROM器件 的設(shè)計(jì)及仿真 其生成的器件圖如下: 圖 ROM 器件圖 其對應(yīng)的程序(用 VHDL 語言編寫)如下: LIBRARY ieee。 ARCHITECTURE SYN OF rom1 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (10 DOWNTO 0)。 width_byteena_a : NATURAL。 q_a : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) )。)。 連續(xù): 間隔: fprintf(fp1,39。address_radix=dec。content\n39。,(s1)*n+i1,a(s,i))。 編寫一個(gè)產(chǎn)生自己需要波形的 *.mif表的函數(shù),針對以上的兩種存儲(chǔ)方式,有相對應(yīng)的兩個(gè)生成函數(shù)。 end 。 end for i=1024:1:2047 s=cos((i1024)*2*pi/(1023))。同時(shí),第奇數(shù)位存儲(chǔ)余弦波,第偶數(shù)位存儲(chǔ)正弦波。 P : in std_logic_vector(10 downto 0)。 ponent add port (I1: IN STD_LOGIC_VECTOR(10 downto 0)。 signal X,Y,Z,R: std_logic_vector(10 downto 0)。 相位控制字 P:也必須為偶數(shù),原因同上。并可根據(jù)需要, 通過頻率控制字 K,相位控 制字 P,和波形控制字 W 的改變來產(chǎn)生不同頻率、不同相位的不同波形。 參考文獻(xiàn) 周俊峰、陳濤著, 《基于 FPGA 的直接數(shù)字頻率合成器的設(shè)計(jì)和實(shí)現(xiàn)》,電子工業(yè)出版社, 2020 任曉東、文博著 , 《 CPLD/FPGA 高級(jí)應(yīng)用開發(fā)指南》,電子工業(yè)出版社, 2020 候博亨、顧新著, 《 VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)》, 西安電子科技大學(xué)出版社, 1997 《 Quartus II官方中文入門手冊》 ,下載自: 馬曉巖著, 《雷達(dá)信號(hào)處理》,湖南科學(xué)技術(shù)出版社, 1998 孫涵芳著 , 《 MCS51/96 系列單片機(jī)原理及應(yīng)用》,北京航空航天大學(xué)出版社,1996 俞柏峰、甘良才著, 《用單片機(jī)控制 DDS 實(shí)現(xiàn)短波調(diào)頻系統(tǒng)的調(diào)制》,節(jié)選自《電子技術(shù)應(yīng)用》 2020 年 11 期: 42~ 45 王旭東、潘廣楨著, 《 MATLAB 及其在 FPGA 中的應(yīng)用》,國防工業(yè)出版社, 2020
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