【正文】 ..................................................................................37第六章 性能結(jié)果測(cè)試及分析........................................................................................37 測(cè)試數(shù)據(jù)................................................................................................................38 誤差分析................................................................................................................40 幅值量化誤差........................................................................................................40 電源噪聲................................................................................................................40 后級(jí)運(yùn)放產(chǎn)生的誤差............................................................................................40第七章 總結(jié)....................................................................................................................41致謝....................................................................................................................................42附錄....................................................................................................................................43附錄A (按鍵消抖程序)................................................................................................43附錄B （頻率運(yùn)算控制模塊代碼）..........................................................................45附錄C （FPGA核心板原理圖）...............................................................................46附錄D （按鍵指示板電路）......................................................................................48附錄E （顯示板電路）.............................................................................................48附錄F （DA轉(zhuǎn)換板電路）......................................................................................50參考文獻(xiàn)............................................................................................................................52第一章 緒論第一章 緒論 引言信號(hào)發(fā)生器又叫測(cè)量用信號(hào)源，作為電子技術(shù)領(lǐng)域中最基本的電子儀器，廣泛應(yīng)用于各個(gè)領(lǐng)域中[[] [J]..（1）：227228]。隨著電子信息技術(shù)的發(fā)展，對(duì)其性能的要求也越來(lái)越高，如要求頻率穩(wěn)定性高、轉(zhuǎn)換速度快，具有調(diào)幅、調(diào)頻、調(diào)相等功能。AbstractSignal generator in the field of electronic technology as the most basic electronic devices, widely used in various fields. With the development of electronic information technology, its performance requirements are also getting higher and higher, such as highfrequency stability requirements, conversion speed, with AM, FM. The topic for the FPGAbased DDS waveform generator, has a practical significance. Through research Direct Digital Synthesis (Direct Digital Frequency Synthesis referred to DDS or DDFS) to the basic principles of the DDS grasp the core of the phase accumulator function of the performance of the FPGA, DA conversion circuit and that munications between the FPGA Control functions in conjunction with the external circuit, the design of the FPGAbased DDS waveform generator. This system is mainly to FPGA chip EP2C8Q208C8 as the core, supplemented by the necessary analogcircuit, in the preparation of the Verilog programming, constitutes a Based on Direct Digital Synthesis technology wave generator. Key words: FPGA。 國(guó)外信號(hào)發(fā)生器現(xiàn)狀當(dāng)今信號(hào)發(fā)生器的國(guó)外生產(chǎn)廠家主要有德國(guó)的Ramp。高達(dá) 2GSa 任意波形存儲(chǔ)器/通道，具有高級(jí)排序功能。數(shù)字視頻、噪聲功率比測(cè)量、無(wú)線 HD。(3)相位連續(xù)。(7)微處理器接口，控制容易，穩(wěn)定可靠。 美國(guó)模擬器件公司DDS的主要特性型 號(hào)主時(shí)鐘頻率/MHzDAC/bit頻率控制字/bit供電電壓/V電流/mA主時(shí)鐘倍頻器內(nèi)部比較器接口AD0854ASQ3001248～1210有有并/串AD9859400103230有無(wú)串行AD99564001448—無(wú)無(wú)串行AD99514001432—有無(wú)串行AD9952400143285有有串行AD99534001432—有無(wú)串行AD99544001432—有有串行AD985810001032～757無(wú)無(wú)并/串由于受器件水平的限制 (主要受D/A轉(zhuǎn)換器轉(zhuǎn)換速度的限制)，目前使用的DDS的時(shí)鐘頻率仍不太高。一方面，微電子技術(shù)日新月異的發(fā)展使得半導(dǎo)體廠商已經(jīng)無(wú)力獨(dú)立承擔(dān)設(shè)計(jì)與制造集成電路的艱巨任務(wù)。也增加了嵌入式乘法器、鎖相環(huán)的資源。邏輯之所以被稱為查找表，是因?yàn)橥ㄟ^(guò)“查找”正確的編程級(jí)來(lái)選擇輸出，并根據(jù)LUT輸入信號(hào)通過(guò)復(fù)用器將輸出送到正確的地方。產(chǎn)生的進(jìn)位比特可以輸出到其他LE，或者器件互連中。LABI／O可以連接到本地互連，實(shí)現(xiàn)高速本地操作，或者直接連接至行列互連，向芯片的其他部分發(fā)送數(shù)據(jù)。4. 嵌入式存儲(chǔ)器RAM現(xiàn)代FPGA器件除了LAB之外還含有特殊的硬件模塊。嵌入式乘法器是高性能邏輯模塊，能夠完成乘法、加法和累加操作。當(dāng)不用做時(shí)鐘時(shí)，時(shí)鐘輸入引腳可以用做標(biāo)準(zhǔn)I/O。將源文件經(jīng)過(guò)一系列的操作，分解成一系列的邏輯電路及對(duì)應(yīng)的關(guān)系，最終獲得門級(jí)電路甚至更底層的電路描述文件，即生成與FPGA基本結(jié)構(gòu)相對(duì)應(yīng)的網(wǎng)表文件。 完整的FPGA設(shè)計(jì)流程 FPGA實(shí)現(xiàn)DDS的方法目前，用FPGA來(lái)實(shí)現(xiàn)DDS有兩種方法[]：基于IIR濾波器的實(shí)現(xiàn)方法、基于查找表(LUT)的實(shí)現(xiàn)方法。 時(shí)IIR濾波器的幅度頻譜 時(shí)IIR濾波器的沖激響應(yīng)，根據(jù)正弦信號(hào)頻譜特性，輸出信號(hào)的頻率為。2/16)……1111sin(2π，左半部分對(duì)應(yīng)的頻率控制字小于右半部分對(duì)應(yīng)的頻率控制字，從而導(dǎo)致右半部分相位累加器輸出波形較為“陡峭”(斜率大)，LUT輸出頻率高。 K n+b n L相位累加器LUT 細(xì)化后的DDS整體結(jié)構(gòu)在大多數(shù)應(yīng)用場(chǎng)合，需要輸出正交的正、余弦信號(hào)，外加兩個(gè)具有不同起始地址的相位累加器共同完成此需求。為了獲得高的輸出精度，需要給濾波器系數(shù)提供足夠的位寬。奈圭斯特抽樣定理是任何模擬信號(hào)進(jìn)行數(shù)字化處理的基礎(chǔ)，它描述的是一個(gè)帶寬有限的模擬信號(hào)經(jīng)抽樣變成離散值后，是否可以由這些離散值無(wú)失真地恢復(fù)出原始模擬信號(hào)的問(wèn)題。所以，我們要控制合成信號(hào)的頻率，只要控制這個(gè)相位增量。圓周表示每個(gè)時(shí)鐘周期p/4相位累加過(guò)程，圓周上的各點(diǎn)表示給定時(shí)刻的相位值，正弦波表示相應(yīng)的幅度，相位到幅度的轉(zhuǎn)化是通過(guò)查表來(lái)實(shí)現(xiàn)的。輸出正弦波周期為： （310）頻率為： （311）DDS頻率的最小分辨率（用頻率增量來(lái)表示）為 （312）這個(gè)增量也就是最低的合成頻率。相位寄存器每經(jīng)過(guò)M N / 2個(gè)fc 時(shí)鐘后返回到原來(lái)開(kāi)始的狀態(tài)，對(duì)應(yīng)地正弦查詢表也經(jīng)過(guò)一個(gè)輪回返回到原來(lái)開(kāi)始的位置。用傅立葉級(jí)數(shù)展開(kāi)，假設(shè)其傅立葉展開(kāi)式為： (316)上式中 。事實(shí)上，由于相位累加器的位數(shù)N與波形存儲(chǔ)器的地址線的寬度A通常是不同的，在正常情況下，N＞A，這樣就引入了一個(gè)相位截?cái)嗾`差。相位舍位的減少意味著波形存儲(chǔ)器容量的增加，可以采用下面兩種方法： ①增加波形存儲(chǔ)器的絕對(duì)容量值受硬件的限制，波形存儲(chǔ)器的絕對(duì)容量值不可能無(wú)限的增加，并且其增加會(huì)造成功耗增大和成本升高。而要降低數(shù)模轉(zhuǎn)換器DAC非線性的影響，一般只能選擇性能良好的DAC。Ⅱ器件封裝和最多用戶I/O管腳數(shù)。 THS5651內(nèi)部結(jié)構(gòu)電路圖 THS5651工作時(shí)序圖 系統(tǒng)構(gòu)成主要器件選定之后，系統(tǒng)構(gòu)成確定如下：FPGA芯片為EP2C8，加上外圍電路，利用芯片內(nèi)部資源，采用至頂向下的方法，在FPGA內(nèi)部設(shè)計(jì)出DDS相關(guān)電路（包括相位累加器、相位加法器、波形存儲(chǔ)器、數(shù)字乘法器等），另外，由于要用按鍵輸入信號(hào)，所以還要設(shè)計(jì)出按鍵消抖模塊、顯示控制模塊，及DAC控制模塊。因?yàn)榘存I有限，而輸出信號(hào)的頻率范圍較大，所以設(shè)置輸出信號(hào)頻率檔位值有四個(gè)，即分別為1MHz、 10kMz、100Hz、1Hz，用一個(gè)按鍵來(lái)選擇檔位、另外兩個(gè)按鍵來(lái)調(diào)節(jié)頻率的增減。正弦查詢表根據(jù)輸入的地址碼查表輸出對(duì)應(yīng)的正弦波幅度信號(hào)，經(jīng)過(guò)DAC的轉(zhuǎn)換，輸出模擬量。首先在一個(gè)時(shí)鐘脈沖信號(hào)時(shí)間內(nèi)，對(duì)按鍵狀態(tài)進(jìn)行掃描判斷，如果是低電平，則啟動(dòng)延時(shí)電路；經(jīng)過(guò)一段設(shè)定的時(shí)間，延時(shí)結(jié)束后，再對(duì)按鍵狀態(tài)作三次連續(xù)判斷，如果三次判斷都是低電平，那么就判斷按鍵是處在穩(wěn)定狀態(tài)，輸出一個(gè)按鍵確認(rèn)信號(hào)。因?yàn)轭l率控制字?jǐn)?shù)值是43的倍數(shù)，所以需要對(duì)頻率控制字運(yùn)算處理并得出四個(gè)段位的數(shù)值再送與數(shù)碼管驅(qū)動(dòng)模塊。b00:begin seg=seg1。b10:begin seg=seg3。b0000000。顯示電路由數(shù)碼管和74HC245芯片組成，其中74HC245可起到轉(zhuǎn)換電平和增加驅(qū)動(dòng)能力的作用，該顯示電路原理圖和PCB圖見(jiàn)附錄F。之后進(jìn)行綜合優(yōu)化，看看能否在FPGA