【正文】 集成，體積小，功耗低，重量輕。(6)復雜方式的信號調(diào)制很容易實現(xiàn)。DDS產(chǎn)生的所有頻率都由標準的同一時鐘源控制，因而很容易實現(xiàn)相干信號頻率的產(chǎn)生和變換，在通信、雷達、導航等設備中有極寬廣的應用前景。(2)頻率轉換快。 國內(nèi)信號發(fā)生器現(xiàn)狀信號發(fā)生器的國內(nèi)生產(chǎn)廠家有成都前鋒電子儀器有限公司、江蘇綠揚電子儀器有限公司、南京新聯(lián)電訊儀器有限公司、南京涌新電子有限公司、寧波中策電子有限公司、北京無線電二廠、北京普源精電公司等。其主要應用:雷達、衛(wèi)星、電子戰(zhàn)、多電平信號。安捷倫可直接提供用于M8190A 的MATLAB 軟件，來執(zhí)行任意波形（多音頻信號、脈沖雷達信號、多載波調(diào)制波形）測量和分析例程以及儀器應用。高達 80dBc 典型值的無雜散動態(tài)范圍（SFDR）。安捷倫(Agilent)公司和泰克(Tektonix)公司是國際電子測量公司的代表。 國內(nèi)外現(xiàn)狀現(xiàn)在市場上已有的信號發(fā)生器有很多種，其電路形式有采用運放及分立元件構成；也有采用單片集成的函數(shù)發(fā)生器；以及以單片機和FPGA為核心，輔以必要的模擬電路構成的DDS數(shù)字信號發(fā)生器。 Waveform Generator。本系統(tǒng)主要以FPGA芯片EP2C8Q208C8 為核心，輔以必要的模擬電路，在Verilog編寫的程序控制下，構成了一個基于直接數(shù)字頻率合成技術的波形發(fā)生器。摘 要信號發(fā)生器作為電子技術領域中最基本的電子儀器，廣泛應用于各個領域中。通過研究直接數(shù)字頻率合成器（Direct Digital Frequency Synthesis 簡稱DDS或DDFS）的基本原理，掌握了DDS 的核心相位累加器的功能；分析了FPGA 的性能結構，了解到DA轉換電路與FPGA 之間的通信控制功能；結合外圍電路，設計了基于FPGA 的DDS 波形發(fā)生器。 DDS。隨著電子技術的發(fā)展，信號發(fā)生器正向多功能、數(shù)字化、自動化的方向發(fā)展，對其性能的要求也越來越高，如要求輸出頻率穩(wěn)定性高、轉換速度快、能夠輸出任意波等。S公司、日本的菊水(Kikusui)和Leada公司、美國的安捷倫(Agilent)公司和泰克(Tektonix)公司等[[] [M].北京:國防工業(yè)出版社，2008]。從 125MSa/s 至 8/12GSa/s 的可變抽樣率。5 GHz 模擬帶寬(直接 DAC 輸出)。可在所有領先的軟件平臺上應用。IEEE 、IEEE 、軟件定義無線電?？扇〈鶻FG7等高頻信號發(fā)生器采用SMT 貼片工藝，可靠性高體積小：25036110mm重量輕： DDS的優(yōu)劣 DDS的優(yōu)點與傳統(tǒng)技術相比，DDS具有以下特殊優(yōu)點[[] 田華，袁振東，趙明忠等. 電子測量技術[M].西安:西安電子科技大學出版社，2005]：(1)輸出信號的頻率分辨率可以做到非常高，并且輸出信號的頻點數(shù)量可以做到非常多，可以近似看作輸出信號的頻率是連續(xù)可調(diào)的。(4)信號相干。因為DDS頻率由數(shù)字控制直接產(chǎn)生，沒有反饋環(huán)路，所以DDS輸出信號的相位噪聲很小。DDS全數(shù)字集成，工作穩(wěn)定，電磁兼容性好。DDS技術剛面世時，由于存在上面的缺陷，所以得不到實際的應用與發(fā)展。雖然有的芯片時鐘可達到1 GHz或1 GHz以上(如美國模擬器件公司的AD9858)，但高位數(shù)D/A轉換芯片的上限頻率還只能達到幾百兆赫，這樣DDS的輸出頻率就受到了極大的限制。 本論文主要內(nèi)容本論文主要內(nèi)容如下：1. 對國內(nèi)外信號發(fā)生器的現(xiàn)狀進行了介紹，并介紹了DDS系統(tǒng)的優(yōu)缺點2. 對FPGA的工作原理及設計流程進行了簡介，并分析了用FPGA來實現(xiàn)DDS的三種方法3. 對DDS的工作原理、特點和特性特性進行研究、分析4. 系統(tǒng)方案和電路設計5. 調(diào)試6. 性能結果測試及分析7. 總結課題要實現(xiàn)的目標：1. 信號輸出頻率范圍：1Hz～5MHz；2. 信號輸出頻率精度：1Hz；3. 信號輸出電壓范圍（峰峰值）：～5V；4. 信號輸出電壓精度：；5. 信號輸出類型：正弦波、方波、三角波。另一方面，系統(tǒng)設計師們更愿意自己設計專用集成電路(ASIC)芯片，并希冀設計周期盡可能短以提升設計效率，滿足實時的需求。在I/O功能上，F(xiàn)PGA支持多種不同的I/O標準；在存儲器需求上，大多數(shù)FPGA提供了嵌入式BRAM Block存儲器，使得用戶有實現(xiàn)片上存儲器的可能；而在配置上，由于FPGA在掉電后立即恢復成白片，內(nèi)部邏輯關系盡失，因而可實現(xiàn)反復使用，產(chǎn)生不同的電路功能。下面將對FPGA內(nèi)部資源進行簡單介紹。大部分器件使用4輸入LUT，而有些器件提供輸入數(shù)量更大的LUT，以建立更復雜的功能。LUT本質(zhì)上就是一個RAM?？梢园鸭拇嫫髋月?，產(chǎn)生嚴格的組合邏輯功能，也可以完全旁路LUT，只使用寄存器用于存儲或者同步二這種，靈活的LE輸出級使其非常適合所有類型的邏輯操作。2. 可編程布線FPGA器件中的布線通道看起來簡單，但實際上提供更多的功能和互連。本地互連直接連接LE或者LAB中的ALM，鄰近LAB之間進行最短連接，稱為直接鏈路。3. 可編程I/OFPGAFO控制功能含在陣列邊沿的模塊中，所有器件資源都可以通過FPGA布線通道使用該功能。上拉電阻形式的片內(nèi)匹配功能有助于減少電路板上的匹配元件數(shù)量。這些專用資源模塊占用了陣列中一個或者多個模塊，通過FPGA布線通道可以訪問這些模塊。由于FPGA存儲器模塊和器件中的其他結構一樣可以進行編程，因此，上電時能夠以任意存儲器內(nèi)容對其進行初始化。它們可以替代LUT邏輯來提高設計中的算術性能。6. 時鐘所有FPGA器件都含有專用時鐘輸入引腳。時鐘輸入引腳一般饋入器件中的鎖相環(huán)PLL。首先需要將設計思路用文本方式或圖形方式表達出來，進行排錯編譯，為進一步的邏輯綜合做準備。(3)進行目標器件的布線/適配。(5)硬件仿真／硬件測試。其中，采用LUT的方法較為通用，在FPGA設計中是較為主流的實現(xiàn)途徑，這緣于FPGA芯片中都會有豐富的LUT資源。從頻率角度來描述極點是： （26）對比式（25）和式（26），可以得出： （27）上面二式中，fs是抽樣頻率。可以清楚地看出來，這時的輸出信號是一個正弦波。LUT中依相位順序存儲一個周期的波形數(shù)據(jù)。15/16) 相位累加器位寬為4bit時LUT地址與存儲數(shù)據(jù)的對應關系利用Matlab可生成所需存儲的數(shù)據(jù)。 (28a) (28b)由式(28)可知，fs / N 即為頻率分辨率。這是因為K增大，使得系統(tǒng)可以在較短時間內(nèi)讀完LUT中的所有數(shù)據(jù)(一個周期的波形)。為此，可將頻率控制字K的位寬擴大，使其由兩部分即整數(shù)部分和小數(shù)部分構成。 地址 sin 地址 cos相位累加器［起始地址→sin(π/2)］相位累加器［起始地址→sin(0)］LUT 產(chǎn)生正交的正、余弦信號的DDS整體結構。 三個要素對DDS性能及占用FPGA資源的影響參 數(shù)對性能的影響對資源的影響相位累加器整數(shù)部分字長nn越大頻率分辨率越高，輸出頻率越精確n越大意味著更大的LUT，需要占用更多的存儲資源相位累加器小數(shù)部分字長bb越大意味著步進值可以更精確地表示b越大意味著需要設計更復雜的相位累加器LUT的寬度LL越大意味著輸出信號幅度更精確L越大意味著需要更大的存儲空間在設計基于LUT的DDS時，需要著重考慮以下三個要素：相位累加器整數(shù)部分字長n、相位累加器小數(shù)部分字長b和LUT的寬度L。該濾波器的輸入就是一個脈沖。第三章 DDS工作原理第三章 DDS工作原理在第二章當中，我們知道，通過FPGA實現(xiàn)DDS的三種方法當中，查表法（LUT）是最常用的。根據(jù)奈圭斯特抽樣定理，當（為抽樣頻率，為模擬信號頻譜最高頻率）時，由抽樣得到的離散信號就可以無失真地恢復出原始模擬信號。為了便于分析，可以假設U=1，=0，即： （32）我們對（32）式代表的信號進行抽樣，抽樣周期為（即抽樣頻率為），就可以得到離散的波形序列： （33）相應的離散相位序列為： （34）是連續(xù)兩次抽樣之間的相位增量。我們將一個周期的相位2π均分成M份，每一份為 如果我們控制每次的相位增量為δ的K倍，就可以得到信號的頻率為：（36）相應的模擬信號為：（37）在上式中，K和M的取值均為正整數(shù)，按照抽樣定理的規(guī)定，K的最大值應該小于M的一半。DDS以較高的頻率通過相位累加來產(chǎn)生給定頻率的數(shù)字化波形。具體地說就是，在每個時鐘周期內(nèi)，存儲在輸入頻率寄存器中的相位值和相位累加器中的值相加，利用得到的結果相位值查表，得到相應的正弦幅度值，最后輸出該值。相位累加器可對頻率控制字的2進制碼進行累加運算，產(chǎn)生的累加結果作為ROM查找表的取樣地址值，而此查找表中儲存了一個周期的正弦波幅度值。最高的合成頻率受奈奎斯特抽樣定理的限制，所以有 （313）與 PLL 不同，DDS 的輸出頻率可以瞬時地改變，即可以實現(xiàn)跳頻，這是 DDS 的一個突出優(yōu)點。正弦查詢表由一個周期正弦波的幅度值構成，正弦波中0～360176。整個 DDS 電路系統(tǒng)就可以輸出一個正弦波。 理想情況下DDS的頻譜特性所謂理想情況就是假設低通濾波器和數(shù)模轉換器（D/A）的特性是理想化的特性，同時不考慮幅度量化誤差和相位截斷誤差，即DDS系統(tǒng)同時符合下面三個條件：（1）數(shù)模轉換器分辨率的值無窮小，并且具有理想的轉換特性相位；（2）相位累加器的輸出完全作為波形存儲器的地址碼；（3）波形存儲器存儲的波形幅度值沒有量化誤差。由于在一個周期內(nèi)可以表示為： (317)其中，為單位階躍函數(shù)。因為實際的LPF特性不可能是筆直陡峭的，總是會有一定的過渡帶，在確定DDS系統(tǒng)最大輸出頻率時，就要留有余量。另外，由于在有限字長的波形存儲器中，存儲的波形幅度量化數(shù)據(jù)也不是無限的字長，這將不可避免地帶來幅度量化誤差。此外，電源噪聲，外部的電磁干擾等因素的影響，也會導致DDS輸出頻譜雜散指標的變差。②運用壓縮存儲技術，等效增加波形存儲器的數(shù)據(jù)尋址位壓縮存儲技術就是對于有些特殊的波形，利用其對稱性（如正弦波或余弦波），在波形存儲器中只保存其第一象限（即區(qū)間）的幅度碼；在需要的時候，利用波形的對稱性來恢復其它象限的幅度碼，如此可得到4:1的壓縮比，此方法簡單并且電路好實現(xiàn)。依據(jù)抖動注入位置的不同，分為頻率抖動，相位抖動，以及數(shù)模轉換器轉換前的幅度抖動。第四章 系統(tǒng)方案及電路設計第四章 系統(tǒng)方案及電路設計 系統(tǒng)設計目標根據(jù)前面的分析及課題要求，擬定這次課題電路系統(tǒng)要實現(xiàn)的目標如下：：1Hz～5MHz；：1Hz；（峰峰值）：～5V；：；：正弦波、方波、三角波。這個系列的產(chǎn)品比較適合于低成本的客戶，而且性能各方面相當不錯。從好用、夠用及成本考慮，選用的FPGA芯片是CycloneII系列的EP2C8Q208C8N， EP2C8Q208C8N內(nèi)部資源豐富，有邏輯單元（LE）、乘法器、鎖相環(huán)(PLL)和高速差分I/O等，最高運行頻率可達到250MHz，能夠滿足設計的需要。 。各個模塊所需要的時鐘信號頻率不一樣，相位累加器、波形存儲器和數(shù)模轉換器驅(qū)動所需要時鐘信號要求高達100MHz，而按鍵及控制電路所需時鐘信號只要10kHz就可以了。波形選擇電路是選擇系統(tǒng)要求的正弦波、方波和三角波三種波形，加上由上述電路生成每按一次鍵就產(chǎn)生單一脈沖的基礎，所以只需要一個按鍵逐次選擇一種波形既可，用狀態(tài)機很容易實現(xiàn)[]，具體程序見附錄B。具體程序見附錄B. 頻率控制狀態(tài)圖幅值控制單元的功能是調(diào)節(jié)輸出電壓幅值，實現(xiàn)的方式為改變幅值控制字，輸出電壓，選定兩個步進檔位，分別是、用一個按鍵來調(diào)節(jié)檔位，另外兩個按鍵來調(diào)節(jié)輸出電壓的增加與減少。每來一個時鐘fc，相位寄存器增加一個步長M。相位寄存器每經(jīng)過M N / 2個fc 時鐘后返回到原來開始的狀態(tài)，對應地正弦查詢表也經(jīng)過一個輪回返回到原來開始的位置。如果在連續(xù)三次的判斷中，沒有全部是低電平，就判斷按鍵仍處在抖動狀態(tài)。按鍵消抖電路的仿真圖。基于占用節(jié)省資源及可綜合性的考慮，該運算模塊抽用quartusII自帶的除法器IP核及一個運算控制模塊實現(xiàn)，運算控制模塊代碼見附錄C。....................................………………………………………………always (posedge clk)begin scan=scan+1。shift=439。shift=439。shift=439。shift=439。shift=439。 電壓幅值顯示電路 外圍接口電路外圍接口電路由數(shù)模轉換電路、顯示電路、按鍵電路和LED指示電路等構成。DAC電路由電源部分、THS5651和運放THS4001組成。DA轉換板原理圖和PCB圖見附錄G。在最后進行在線調(diào)試，將生成的配置文件寫入芯片中進行各種測試。最后把FPGA核心板與外圍接口硬件電路相連，實時觀察按鍵操作控制是否正常，波形和顯示是否正常；并調(diào)節(jié)數(shù)模轉換器的輸出電流和外接運放的電路參數(shù)，直到輸出波形