【正文】 的地址碼查表輸出對(duì)應(yīng)的正弦波幅度信號(hào)，經(jīng)過(guò)DAC的轉(zhuǎn)換，輸出模擬量。頻率控制字進(jìn)入相位累加器后的輸出，只取高12位地址信號(hào)進(jìn)入LUT。首先在一個(gè)時(shí)鐘脈沖信號(hào)時(shí)間內(nèi)，對(duì)按鍵狀態(tài)進(jìn)行掃描判斷，如果是低電平，則啟動(dòng)延時(shí)電路；經(jīng)過(guò)一段設(shè)定的時(shí)間，延時(shí)結(jié)束后，再對(duì)按鍵狀態(tài)作三次連續(xù)判斷，如果三次判斷都是低電平，那么就判斷按鍵是處在穩(wěn)定狀態(tài)，輸出一個(gè)按鍵確認(rèn)信號(hào)。Verilog源程序見(jiàn)附錄A。因?yàn)轭l率控制字?jǐn)?shù)值是43的倍數(shù)，所以需要對(duì)頻率控制字運(yùn)算處理并得出四個(gè)段位的數(shù)值再送與數(shù)碼管驅(qū)動(dòng)模塊。其掃描部分代碼如下（其中clk為50MHz）。b00:begin seg=seg1。b01:begin seg=seg2。b10:begin seg=seg3。b11:begin seg=seg4。b0000000。由于通過(guò)調(diào)節(jié)DA輸出電流的大小使幅值控制字的大小正好為為電壓幅值的10倍，故只需一個(gè)除法器，將幅值控制字除以10就可得到數(shù)碼管高位段和低位段的數(shù)值，再使高位后帶上小數(shù)點(diǎn)就可顯示出電壓幅值的大小。顯示電路由數(shù)碼管和74HC245芯片組成，其中74HC245可起到轉(zhuǎn)換電平和增加驅(qū)動(dòng)能力的作用，該顯示電路原理圖和PCB圖見(jiàn)附錄F。THS4001需雙電源供電，因此DAC板的電源獨(dú)立。之后進(jìn)行綜合優(yōu)化，看看能否在FPGA上實(shí)現(xiàn)所需功能。按鍵控制及顯示部分主要通過(guò)單獨(dú)對(duì)各個(gè)部分建立波形仿真文件進(jìn)行仿真，觀察是否存在邏輯錯(cuò)誤，如果存在，是什么地方出錯(cuò)并加以修正。 表61 波形頻率測(cè)試數(shù)據(jù)正弦波方波三角波設(shè)定頻率值（Hz）實(shí)際頻率值（Hz）誤差（%）實(shí)際頻率值（Hz）誤差（%）實(shí)際頻率值（Hz）誤差（%）10501005001K10K50K100K500K1M2M3M
。第六章 性能結(jié)果測(cè)試及分析第六章 性能結(jié)果測(cè)試及分析 測(cè)試數(shù)據(jù)系統(tǒng)輸出信號(hào)波形為正弦波、方波和三角波，它們的頻率和幅值可調(diào)。本次設(shè)計(jì)調(diào)試過(guò)程主要以FPGA+DAC為中心進(jìn)行，觀察整個(gè)系統(tǒng)輸出信號(hào)的波形、幅度及頻率是否與按鍵控制相符、波形是否失真。第五章 調(diào)試調(diào)試過(guò)程包括各種仿真，檢驗(yàn)是否達(dá)到設(shè)計(jì)目標(biāo)。DA芯片THS5651在上面已經(jīng)介紹過(guò)，在此不再重復(fù)。FPGA核心板采用的芯片為EP2C8Q208C8+EPCS4，同時(shí)還帶有5V、可為按鍵LED指示板和顯示板提供電源，其原理圖見(jiàn)附錄D。b1111。b1110。b1101。b1011。b0111。 scan_clk=scan[17:16]。 頻率運(yùn)算處理模塊 數(shù)碼管驅(qū)動(dòng)模塊 頻率運(yùn)算處理電路數(shù)碼管驅(qū)動(dòng)就是將各段位的數(shù)值轉(zhuǎn)換為8bit的數(shù)值，采用動(dòng)態(tài)掃描方式來(lái)顯示。 按鍵消抖仿真圖 顯示模塊的設(shè)計(jì)[][]由于需要顯示的信息較少，所以電壓與頻率的顯示各用一塊四位七段LED數(shù)碼管。此時(shí)不輸出按鍵確認(rèn)信號(hào)。 相位累加器模塊 相位累加器的仿真波形。整個(gè) DDS 電路系統(tǒng)就可以輸出一個(gè)正弦波。相位寄存器的輸出與微控制器送來(lái)的相位控制字相加，形成正弦查詢表地址碼。具體程序見(jiàn)附錄B。 波形選擇狀態(tài)圖頻率控制電路主要是調(diào)節(jié)頻率控制字，根據(jù)式（311），如果相位累加器的位數(shù)N和系統(tǒng)的時(shí)鐘頻率不變，頻率控制字M發(fā)生變化就可改變輸出信號(hào)的頻率。FPGA開(kāi)發(fā)板提供的主時(shí)鐘頻率為50 MHz，可以調(diào)用quartusII軟件，利用FPGA內(nèi)部的的PLL單元，先生成100MHz和20MHz時(shí)鐘信號(hào)，再器將20MHz的時(shí)鐘信號(hào)用分頻器降低到10kHz，這樣，所有的時(shí)鐘信號(hào)都可以得到。其內(nèi)部175mW的低功耗確保設(shè)備能夠很好的適用于便攜和低功耗的應(yīng)用。 CycloneII FPGA的適用配置器件配置器件支持CycloneⅡ器件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70EPCSlXEPCS4XXXEPCSl6XXXXXXEPCS64XXXXXX CycloneII FPGA系列的特性器 件EP2C5EP2C8EP2C20EP2C35EP2C50EP2C70邏輯單元460882561875233 21650 52868416M4KRAM塊(4K比特+512校驗(yàn)比特)263652105129250總比特?cái)?shù)119 808165 888239 616483 8405944321 152 000嵌入式18X18位乘法器1318263586150PLLs224444最多用戶I／O管腳數(shù)142182315475450622差分通道5575125200192275 CycloneII 器件封裝和最多用戶I/O管腳數(shù)封裝尺寸／mmXmmEP2C5EP2C8EP2C20EP2C35EP2C50EP2C70144Pin TQFP(16X16)8985208PinPQFP()142138256Pin FineLlne BGA(17X17)182152484Pin FineLine BGA(23X23)315322294672Pin FineLine BGA(27X27)475450422896Pin FineLine BGA(31X31)622 DAC的選擇從前面分析可以知道，DAC的好壞直接影響DDS系統(tǒng)輸出信號(hào)中的雜散成分，所以要引起足夠的重視。ⅡFPGA的適用配置器件。 主要器件的選擇 FPGA主芯片的選擇課題要求用FPGA來(lái)實(shí)現(xiàn)DDS信號(hào)發(fā)生器，所以首先選定FPGA主芯片，現(xiàn)在世界上生產(chǎn)FPGA的廠家很多，其中主要有兩家，即Altera 公司和Xilinx 公司，這兩家公司的FPGA產(chǎn)品在世界上銷售量占了80％以上[]，從熟悉開(kāi)發(fā)軟件的角度出發(fā)，選擇了Altera 公司的產(chǎn)品。要注意的是，DDS抖動(dòng)注入技術(shù)對(duì)雜散的改善會(huì)增加噪聲基底，但相對(duì)于雜散改善來(lái)說(shuō)，是完全值得的。當(dāng)然還可以利用別的方法進(jìn)行進(jìn)一步的壓縮。 DDS系統(tǒng)輸出的雜散信號(hào)抑制方法雜散信號(hào)對(duì)DDS系統(tǒng)輸出的頻譜有著非常嚴(yán)重的影響，在DDS系統(tǒng)輸出信號(hào)頻譜中，對(duì)于＞帶外的雜散信號(hào)，可以用性能優(yōu)良的LPF加以濾除；不過(guò)對(duì)于＜的帶內(nèi)雜散信號(hào)，要采取必要的方法才行。所以在DDS系統(tǒng)的實(shí)際頻譜分析中，這兩個(gè)因素都必須予以考慮。為了取出干凈的主頻的輸出信號(hào)，我們一般在DAC輸出端接入截止頻率為的LPF來(lái)防止雜散信號(hào)的混入。所以有 (318)其中 (319) (320) 將式（319）及式（320）代入式（317），根據(jù)下面的等式： (321) 可以得到下式： (322)其中。假定相位累加器輸出的相位序列為，它是一個(gè)周期序列，它的周期是： (314)上式中，是和的最大公約數(shù)。 DDS輸出特性DDS是一種全數(shù)字電路系統(tǒng)，其缺陷之一就是雜散多，這個(gè)因素是長(zhǎng)期以來(lái)DDS技術(shù)得不到實(shí)際應(yīng)用的主要原因之一。的每一個(gè)相位點(diǎn)在正弦查詢表都對(duì)應(yīng)著一個(gè)地址。常用的可編程DDS ： 常用可編程DDS結(jié)構(gòu)圖，DDS 電路系統(tǒng)的關(guān)鍵是相位累加器，它由一個(gè)N 位相位寄存器和兩個(gè)加法器Σ所構(gòu)成，相位寄存器的N 值通常取24～32 位。存儲(chǔ)器ROM在參考時(shí)鐘驅(qū)動(dòng)下輸出正弦波幅度值，直到相位累加器加滿產(chǎn)生溢出，從而完成一個(gè)周期，用ROM的輸出值來(lái)驅(qū)動(dòng)數(shù)模轉(zhuǎn)換器(DAC)，然后經(jīng)低通濾波即可轉(zhuǎn)換成所需要的模擬正弦波形，也就是DDS信號(hào)的頻率周期。，從圖中可以看出，除了低通濾波器(LPF)之外，DDS系統(tǒng)都是以數(shù)字集成電路實(shí)現(xiàn)，因此DDS系統(tǒng)易于集成和小型化。根據(jù)抽樣理論，產(chǎn)生的最高頻率不能超過(guò)1/2時(shí)鐘頻率(Nyquist速率)。綜上所述，在保持抽樣頻率為定值的情況下，我們可以通過(guò)兩次抽樣之間的相位增量（小于π）來(lái)控制所得離散序列的頻率，經(jīng)保持、濾波之后，就可以得到此頻率的模擬信號(hào)。根據(jù)抽樣定理： （35）式（32）代表的模擬信號(hào)可以由式（33）代表的離散序列恢復(fù)。在DDS技術(shù)中，我們只不過(guò)把這個(gè)過(guò)程反過(guò)來(lái)進(jìn)行。下面的分析就是基于查表法（LUT）。采用Xilinx FPGA實(shí)現(xiàn)時(shí)，可直接調(diào)用DSP48完成乘法運(yùn)算以提高系統(tǒng)速度。 兩種實(shí)現(xiàn)方法的比較兩種基于FPGA的DDS實(shí)現(xiàn)方法各有優(yōu)勢(shì)與不足。第一個(gè)相位累加器的起始地址保持不變?nèi)詾?，而第二個(gè)相位累加器的起始地址則指向了sin(π/2)所對(duì)應(yīng)的地址空間，其目的正是為了保證輸出與正弦相正交的余弦信號(hào)。 n+b K n+b n 地址 +D 細(xì)化的相位累加器，相位累加器的步進(jìn)值K的位寬為(n+b)bit，由n bit整數(shù)部分和 b bit小數(shù)部分構(gòu)成，輸出選取其中的高n bit部分即整數(shù)部分作為L(zhǎng)UT的地址。 相位累加器輸出波形 相位累加器輸出波形LUT輸出波形 LUT輸出波形 頻率控制字K對(duì)相位累加器和LUT輸出波形的影響根據(jù)式(28)，在LUT深度N為256且采樣頻率 fs 為100MHz的情況下，若要求輸出頻率 fd 為25MHz，則頻率控制字K為64。根據(jù)抽樣定理，可以得出，輸出頻率的最大值為 fs / 2 。首先根據(jù)LUT的寬度L確定量化因子，然后根據(jù)LUT的深度產(chǎn)生一個(gè)周期的波形數(shù)據(jù)，最后通過(guò)floor函數(shù)完成浮點(diǎn)到定點(diǎn)數(shù)據(jù)的轉(zhuǎn)換。波形存儲(chǔ)器相位累加器 n n L 基于DDS硬件結(jié)構(gòu)假定相位累加器的位寬為4bit，那么LUT深度N為16。 基于查表法（LUT）的DDS一個(gè)典型的基于查表法（LUT）的DDS系統(tǒng)核心部分由相位累加器和波形存儲(chǔ)器兩部分構(gòu)成[]。假設(shè) f = fs / 8 ,代入式（27）中，可以得出 ，因此 。 基于IIR濾波器的DDS，圖中IIR濾波器是一個(gè)全極點(diǎn)濾波器。將下載好程序的FPGA放在開(kāi)發(fā)板上進(jìn)行測(cè)試，以驗(yàn)證設(shè)計(jì)。在選用的目標(biāo)器件中建立起與網(wǎng)表文件符合的基本邏輯電路的對(duì)應(yīng)關(guān)系。常用的源程序輸入方式有原理圖輸入方式和文本輸入方式。 FPGA的設(shè)計(jì)流程FPGA設(shè)計(jì)方法可以總結(jié)為一個(gè)簡(jiǎn)單的設(shè)計(jì)流程，Altera的QuartusⅡ軟件是全集成開(kāi)發(fā)工具，完全支持這一設(shè)計(jì)流程。這些引腳接收時(shí)鐘信號(hào)，直接連接至芯片中的其他時(shí)鐘控制結(jié)構(gòu)。這對(duì)DSP設(shè)計(jì)非常有用?？梢猿跏蓟癁槿我獯鎯?chǔ)器模式，并進(jìn)行測(cè)試，所以，這對(duì)設(shè)計(jì)調(diào)試非常有用。這些專用資源通常在器件中以特殊行列模塊的形式進(jìn)行排列。有些器件的I/O單元還含有鉗位二極管，使能后可以用做PCI總線的I/O。FPGA中的I/O模塊通常被稱為I/O單元。另一類互連是行列互連。FPGA布線通道使器件資源能夠與芯片任何地方的所有其他資源進(jìn)行通信。FPGA LE含有專門的進(jìn)位邏輯和LAB中的寄存器鏈布線，為這些信號(hào)提供最短鏈接。LE的同步部分來(lái)自可編程寄存器，非常靈活，通常由全局器件時(shí)鐘來(lái)驅(qū)動(dòng)它，而任何時(shí)鐘域都可以驅(qū)動(dòng)任何LE。LUT由一系列級(jí)聯(lián)復(fù)用器構(gòu)成。(LE)。此外，擁有多種配置模式也是其出色之處?；谥T多因素的促進(jìn)，使得現(xiàn)場(chǎng)可編程邏輯器件的應(yīng)用成為大勢(shì)所趨，而這其中應(yīng)用最為廣泛的莫過(guò)于現(xiàn)場(chǎng)可編程邏輯陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。 51 第二章 FPGA 工作原理第二章 FPGA工作原理 FPGA簡(jiǎn)介 FPGA的發(fā)展歷程及特性介紹隨著數(shù)字化技術(shù)的不斷普及，當(dāng)今社會(huì)已經(jīng)步入了一個(gè)數(shù)字集成電路廣泛應(yīng)用的時(shí)代。因而在需要產(chǎn)生較高頻率信號(hào)的情況下，往往要采用DDS和鎖相環(huán)相結(jié)合的技術(shù)。隨著電子技術(shù)的不斷發(fā)展，其缺點(diǎn)得到了一定的克服，現(xiàn)在DDS技術(shù)已經(jīng)在各個(gè)領(lǐng)域得到了廣泛地應(yīng)用 [[] 邵正途,[J].電子技術(shù),2005,(1): 82～84]。(8)大規(guī)模