【正文】 地址 sin 地址 cos相位累加器［起始地址→sin(π/2)］相位累加器［起始地址→sin(0)］LUT 產(chǎn)生正交的正、余弦信號(hào)的DDS整體結(jié)構(gòu)。顯然，此方案使得整體結(jié)構(gòu)緊湊，有效地節(jié)省了存儲(chǔ)空間。 三個(gè)要素對(duì)DDS性能及占用FPGA資源的影響參 數(shù)對(duì)性能的影響對(duì)資源的影響相位累加器整數(shù)部分字長(zhǎng)nn越大頻率分辨率越高，輸出頻率越精確n越大意味著更大的LUT，需要占用更多的存儲(chǔ)資源相位累加器小數(shù)部分字長(zhǎng)bb越大意味著步進(jìn)值可以更精確地表示b越大意味著需要設(shè)計(jì)更復(fù)雜的相位累加器LUT的寬度LL越大意味著輸出信號(hào)幅度更精確L越大意味著需要更大的存儲(chǔ)空間在設(shè)計(jì)基于LUT的DDS時(shí)，需要著重考慮以下三個(gè)要素：相位累加器整數(shù)部分字長(zhǎng)n、相位累加器小數(shù)部分字長(zhǎng)b和LUT的寬度L。基于IIR濾波器的實(shí)現(xiàn)方法從本質(zhì)上而言就是設(shè)計(jì)一個(gè)IIR濾波器，硬件結(jié)構(gòu)非常簡(jiǎn)潔，需要占用乘法器資源。該濾波器的輸入就是一個(gè)脈沖?；贚UT的實(shí)現(xiàn)方法都是從相位的角度出發(fā)完成頻率合成，基于LUT的實(shí)現(xiàn)方法在獲取正、余弦函數(shù)值的方式是“靜態(tài)的”，預(yù)先將一個(gè)周期的正弦值存入LUT中，以相位累加器的輸出作為地址獲取相應(yīng)的正弦值；基于LUT的實(shí)現(xiàn)方法在設(shè)計(jì)時(shí)需要考慮相位累加器的位寬、LUT的深度與LUT的寬度，這兩者對(duì)系統(tǒng)性能起著至關(guān)重要的作用。第三章 DDS工作原理第三章 DDS工作原理在第二章當(dāng)中，我們知道，通過FPGA實(shí)現(xiàn)DDS的三種方法當(dāng)中，查表法（LUT）是最常用的。 DDS理論可行性與大多數(shù)的數(shù)字信號(hào)處理技術(shù)一樣，DDS技術(shù)的理論基礎(chǔ)是奈圭斯特抽樣定理。根據(jù)奈圭斯特抽樣定理，當(dāng)（為抽樣頻率，為模擬信號(hào)頻譜最高頻率）時(shí)，由抽樣得到的離散信號(hào)就可以無失真地恢復(fù)出原始模擬信號(hào)。DDS技術(shù)不是先對(duì)模擬信號(hào)進(jìn)行抽樣然后再恢復(fù)；而是假定已經(jīng)完成抽樣過程，并且抽樣值已經(jīng)量化得到，然后如何通過某種途徑把已經(jīng)量化得到的數(shù)值重建恢復(fù)出原始信號(hào)。為了便于分析，可以假設(shè)U=1，=0，即： （32）我們對(duì)（32）式代表的信號(hào)進(jìn)行抽樣，抽樣周期為（即抽樣頻率為），就可以得到離散的波形序列： （33）相應(yīng)的離散相位序列為： （34）是連續(xù)兩次抽樣之間的相位增量。我們從（32）式中可以知道，信號(hào)的頻率取決于相位函數(shù)的斜率；從（35）式中可以知道，兩次抽樣之間的相位增量決定了相位函數(shù)斜率。我們將一個(gè)周期的相位2π均分成M份，每一份為 如果我們控制每次的相位增量為δ的K倍，就可以得到信號(hào)的頻率為：（36）相應(yīng)的模擬信號(hào)為：（37）在上式中，K和M的取值均為正整數(shù)，按照抽樣定理的規(guī)定，K的最大值應(yīng)該小于M的一半。 直接數(shù)字頻率合成基礎(chǔ)。DDS以較高的頻率通過相位累加來產(chǎn)生給定頻率的數(shù)字化波形。具體地說就是，在每個(gè)時(shí)鐘周期內(nèi)，存儲(chǔ)在輸入頻率寄存器中的相位值和相位累加器中的值相加，利用得到的結(jié)果相位值查表，得到相應(yīng)的正弦幅度值，最后輸出該值。DDS系統(tǒng)的參考時(shí)鐘源通常是一個(gè)具有高穩(wěn)定性的晶體振蕩器，整個(gè)系統(tǒng)的各個(gè)組成部分提供同步時(shí)鐘。相位累加器可對(duì)頻率控制字的2進(jìn)制碼進(jìn)行累加運(yùn)算，產(chǎn)生的累加結(jié)果作為ROM查找表的取樣地址值，而此查找表中儲(chǔ)存了一個(gè)周期的正弦波幅度值。 正弦波形的采樣及系統(tǒng)時(shí)鐘頻率形成： DDS原理框圖 DDS的頻率分析 設(shè)時(shí)鐘Clock的頻率為fc，設(shè)頻率控制字M的位寬為 k 位，數(shù)據(jù)的總寬度為 N 位，若累加器按步進(jìn)為1 的累加直至溢出一遍的頻率為： （38）若以 M 點(diǎn)為步長(zhǎng)，產(chǎn)生的信號(hào)頻率則為： （39） 相位寄存器每經(jīng)過 M N / 2 個(gè)fc時(shí)鐘后回到原來開始的狀態(tài)，對(duì)應(yīng)地正弦查詢表也經(jīng)過一個(gè)輪回返回到原來開始的位置，整個(gè) DDS 電路系統(tǒng)就可以輸出一個(gè)正弦波。最高的合成頻率受奈奎斯特抽樣定理的限制，所以有 （313）與 PLL 不同，DDS 的輸出頻率可以瞬時(shí)地改變，即可以實(shí)現(xiàn)跳頻，這是 DDS 的一個(gè)突出優(yōu)點(diǎn)。每來一個(gè)時(shí)鐘fc，相位寄存器增加一個(gè)步長(zhǎng)M。正弦查詢表由一個(gè)周期正弦波的幅度值構(gòu)成，正弦波中0～360176。正弦查詢表根據(jù)輸入的地址碼查表輸出對(duì)應(yīng)的正弦波幅度信號(hào)，經(jīng)過DAC的轉(zhuǎn)換，輸出模擬量。整個(gè) DDS 電路系統(tǒng)就可以輸出一個(gè)正弦波。對(duì)DDS輸出特性的分析成為獲得低雜散輸出信號(hào)的必要條件。 理想情況下DDS的頻譜特性所謂理想情況就是假設(shè)低通濾波器和數(shù)模轉(zhuǎn)換器（D/A）的特性是理想化的特性，同時(shí)不考慮幅度量化誤差和相位截?cái)嗾`差，即DDS系統(tǒng)同時(shí)符合下面三個(gè)條件：（1）數(shù)模轉(zhuǎn)換器分辨率的值無窮小，并且具有理想的轉(zhuǎn)換特性相位；（2）相位累加器的輸出完全作為波形存儲(chǔ)器的地址碼；（3）波形存儲(chǔ)器存儲(chǔ)的波形幅度值沒有量化誤差。如果波形存儲(chǔ)器輸出的幅度序列是，這個(gè)幅度序列是相位累加器的輸出尋址得到的，那么的周期也是，假設(shè)重建信號(hào)為余弦信號(hào)，可表示為： (315)經(jīng)過DAC轉(zhuǎn)換后為余弦波階梯波，用來表示，那么的周期為，其中 是DDS系統(tǒng)的參考時(shí)鐘周期。由于在一個(gè)周期內(nèi)可以表示為： (317)其中，為單位階躍函數(shù)。 從式(316)可以得知展成傅立葉級(jí)數(shù)后，第根譜線的頻率值為： (323) 同時(shí)根據(jù)式(322)，只有當(dāng)，那么其對(duì)應(yīng)的譜線幅值才不為零，所以可以得到下式： (324) 第根譜線的幅值為： (325) 所以在DDS系統(tǒng)中，DAC輸出信號(hào)的傅立葉展開式是： (326) 根據(jù)式(325)和式(326)，DAC的輸出信號(hào)頻譜中除了主頻外，還有分布在等頻率兩邊處的非諧波分量，它們的幅值包絡(luò)是一個(gè)函數(shù)。因?yàn)閷?shí)際的LPF特性不可能是筆直陡峭的，總是會(huì)有一定的過渡帶，在確定DDS系統(tǒng)最大輸出頻率時(shí)，就要留有余量。 理想情況下DDS的輸出頻譜特性 非理想情況下DDS的頻譜特性DDS的工程實(shí)際應(yīng)用中，它的輸出信號(hào)頻譜所包含的雜散部分不僅分布圖在某些頻率點(diǎn)（），有時(shí)還會(huì)分布在整個(gè)頻率范圍內(nèi)。另外，由于在有限字長(zhǎng)的波形存儲(chǔ)器中，存儲(chǔ)的波形幅度量化數(shù)據(jù)也不是無限的字長(zhǎng)，這將不可避免地帶來幅度量化誤差。另外，由于DAC的非線性和LPF的非理想特性，DDS的輸出頻譜也將受到影響。此外，電源噪聲，外部的電磁干擾等因素的影響，也會(huì)導(dǎo)致DDS輸出頻譜雜散指標(biāo)的變差。下面是三種常用的方法[][]： 增加波形存儲(chǔ)器的有效容量根據(jù)式(351)可以知道，每減少一位相位舍位，雜散會(huì)改善約6dB。②運(yùn)用壓縮存儲(chǔ)技術(shù)，等效增加波形存儲(chǔ)器的數(shù)據(jù)尋址位壓縮存儲(chǔ)技術(shù)就是對(duì)于有些特殊的波形，利用其對(duì)稱性（如正弦波或余弦波），在波形存儲(chǔ)器中只保存其第一象限（即區(qū)間）的幅度碼；在需要的時(shí)候，利用波形的對(duì)稱性來恢復(fù)其它象限的幅度碼，如此可得到4:1的壓縮比，此方法簡(jiǎn)單并且電路好實(shí)現(xiàn)。 抖動(dòng)注入技術(shù)。依據(jù)抖動(dòng)注入位置的不同，分為頻率抖動(dòng)，相位抖動(dòng)，以及數(shù)模轉(zhuǎn)換器轉(zhuǎn)換前的幅度抖動(dòng)。 DDS不同抖動(dòng)注入方式實(shí)際上，在高頻DDS電路系統(tǒng)中，影響DDS頻譜質(zhì)量的決定因素是DAC的非線性。第四章 系統(tǒng)方案及電路設(shè)計(jì)第四章 系統(tǒng)方案及電路設(shè)計(jì) 系統(tǒng)設(shè)計(jì)目標(biāo)根據(jù)前面的分析及課題要求，擬定這次課題電路系統(tǒng)要實(shí)現(xiàn)的目標(biāo)如下：：1Hz～5MHz；：1Hz；（峰峰值）：～5V；：；：正弦波、方波、三角波。CycloneⅡ器件是A1tera公司在2004年6月推出的，采用90nm、低k值電解質(zhì)工藝。這個(gè)系列的產(chǎn)品比較適合于低成本的客戶，而且性能各方面相當(dāng)不錯(cuò)。ⅡPPGA系列的特性。從好用、夠用及成本考慮，選用的FPGA芯片是CycloneII系列的EP2C8Q208C8N， EP2C8Q208C8N內(nèi)部資源豐富，有邏輯單元（LE）、乘法器、鎖相環(huán)(PLL)和高速差分I/O等，最高運(yùn)行頻率可達(dá)到250MHz，能夠滿足設(shè)計(jì)的需要。從好用、夠用及成本考慮，選擇10bit的DACTHS5651。 。根據(jù)時(shí)序圖可知，DAC鎖存DATA是在CLK的上升沿，轉(zhuǎn)換后的模擬信號(hào)在下一個(gè)時(shí)鐘輸出。各個(gè)模塊所需要的時(shí)鐘信號(hào)頻率不一樣，相位累加器、波形存儲(chǔ)器和數(shù)模轉(zhuǎn)換器驅(qū)動(dòng)所需要時(shí)鐘信號(hào)要求高達(dá)100MHz，而按鍵及控制電路所需時(shí)鐘信號(hào)只要10kHz就可以了。按鍵消抖模塊顯示控制模塊各種波形查表模塊DATHS5651控制模塊總控制電路模塊數(shù)字乘法器模塊DATHS5651顯示模 塊按鍵輸入低通濾波器FPGA 系統(tǒng)框圖 FPGA的設(shè)計(jì) 系統(tǒng)控制模塊的設(shè)計(jì)系統(tǒng)控制模塊的構(gòu)成主要有相位累加器、幅值控制電路、頻率控制電路和波形選擇電路。波形選擇電路是選擇系統(tǒng)要求的正弦波、方波和三角波三種波形，加上由上述電路生成每按一次鍵就產(chǎn)生單一脈沖的基礎(chǔ)，所以只需要一個(gè)按鍵逐次選擇一種波形既可，用狀態(tài)機(jī)很容易實(shí)現(xiàn)[]，具體程序見附錄B。設(shè)計(jì)目標(biāo)的頻率精度是1Hz，而相位累加器的位數(shù)N是32位，系統(tǒng)的時(shí)鐘頻率是100M Hz，根據(jù)式（312）， Hz，由此可以得出，要實(shí)現(xiàn)設(shè)計(jì)目標(biāo)的頻率精度是1Hz的要求，頻率控制字的大小應(yīng)該是43的倍數(shù)。具體程序見附錄B. 頻率控制狀態(tài)圖幅值控制單元的功能是調(diào)節(jié)輸出電壓幅值，實(shí)現(xiàn)的方式為改變幅值控制字，輸出電壓，選定兩個(gè)步進(jìn)檔位，分別是、用一個(gè)按鍵來調(diào)節(jié)檔位，另外兩個(gè)按鍵來調(diào)節(jié)輸出電壓的增加與減少。 幅值控制狀態(tài)圖相位累加器相是DDS系統(tǒng)的關(guān)鍵，它的構(gòu)成是一個(gè)N位相位寄存器和一個(gè)N位字長(zhǎng)的二進(jìn)制加法器。每來一個(gè)時(shí)鐘fc，相位寄存器增加一個(gè)步長(zhǎng)M。正弦查詢表由一個(gè)周期正弦波的幅度值構(gòu)成，每個(gè)地址對(duì)應(yīng)正弦波中0~2π范圍的一個(gè)相位點(diǎn)。相位寄存器每經(jīng)過M N / 2個(gè)fc 時(shí)鐘后返回到原來開始的狀態(tài)，對(duì)應(yīng)地正弦查詢表也經(jīng)過一個(gè)輪回返回到原來開始的位置。輸出信號(hào)頻率為，頻率控制字決定了輸出信號(hào)的頻率，根據(jù)奈奎斯特抽樣定理， ；前面已經(jīng)分析過，輸出頻率應(yīng)該滿足。 相位寄存器REG1模塊 相位寄存器REG1的仿真波形 按鍵消抖模塊設(shè)計(jì)按鍵抖動(dòng)如果不加處理會(huì)造成邏輯混亂，消抖的關(guān)鍵是提取按鍵信號(hào)穩(wěn)定的電平(可以是低電平或高電平)狀態(tài)，然后濾除穩(wěn)定電平前后的抖動(dòng)脈沖。如果在連續(xù)三次的判斷中，沒有全部是低電平，就判斷按鍵仍處在抖動(dòng)狀態(tài)。 按鍵消抖電路狀態(tài)圖按鍵消抖電路采用狀態(tài)機(jī)描述和實(shí)現(xiàn)，其狀態(tài)轉(zhuǎn)換圖。按鍵消抖電路的仿真圖。 頻率顯示模塊的設(shè)計(jì)頻率顯示模塊主要由頻率控制字處理模塊和四位七段數(shù)碼管驅(qū)動(dòng)模塊組成?；谡加霉?jié)省資源及可綜合性的考慮，該運(yùn)算模塊抽用quartusII自帶的除法器IP核及一個(gè)運(yùn)算控制模塊實(shí)現(xiàn)，運(yùn)算控制模塊代碼見附錄C。只要刷新率大于48Hz,根據(jù)人眼的視覺暫留效應(yīng)，人感覺數(shù)碼管上的數(shù)據(jù)就是常亮的。....................................………………………………………………always (posedge clk)begin scan=scan+1。 endalways (scan_clk,seg1,seg2,seg3,seg4)begin case(scan_clk) 239。shift=439。 end 239。shift=439。 end 239。shift=439。 end 239。shift=439。 end default:begin seg=739。shift=439。 end endcaseend 電壓幅值顯示模塊的設(shè)計(jì),最大幅值為6V，所以只需兩段LED數(shù)碼管顯示即可。 電壓幅值顯示電路 外圍接口電路外圍接口電路由數(shù)模轉(zhuǎn)換電路、顯示電路、按鍵電路和LED指示電路等構(gòu)成。按鍵LED指示電路是由八個(gè)按鍵和16個(gè)LED燈組成，工作原理從略，其原理圖和PCB圖見附錄E。DAC電路由電源部分、THS5651和運(yùn)放THS4001組成。THS4001是一片高速運(yùn)放，用來構(gòu)成LPF。DA轉(zhuǎn)換板原理圖和PCB圖見附錄G。通過仿真能發(fā)現(xiàn)問題，及時(shí)修正，使設(shè)計(jì)進(jìn)度加快，有利于可靠性的提高。在最后進(jìn)行在線調(diào)試，將生成的配置文件寫入芯片中進(jìn)行各種測(cè)試。如果存在問題，QuartusⅡ軟件提供了調(diào)試觀察工具SignalTapⅡ，通過JTAG口可以對(duì)FPGA內(nèi)部信號(hào)進(jìn)行實(shí)時(shí)觀察發(fā)現(xiàn)、定位問題，進(jìn)行在線邏輯分析[]，對(duì)FPGA中存在的邏輯錯(cuò)誤進(jìn)行修復(fù)。最后把FPGA核心板與外圍接口硬件電路相連，實(shí)時(shí)觀察按鍵操作控制是否正常，波形和顯示是否正常；并調(diào)節(jié)數(shù)模轉(zhuǎn)換器的輸出電流和外接運(yùn)放的電路參數(shù)，直到輸出波形達(dá)到要求。用示波器對(duì)測(cè)試波形進(jìn)行顯示，用頻率計(jì)來測(cè)量輸出信號(hào)頻率，用毫伏表來測(cè)量輸出信號(hào)幅值，用失真儀來測(cè)量輸出波形的失真度；數(shù)據(jù)如表61，表62，表6