【文章內(nèi)容簡介】 義輸出端口如下： ● D_OUT1：計數(shù)器的高位輸出，經(jīng)過譯碼后，就可以作為倒計時時間顯示的高位，通常情況下為 0。 ● D_OUT0：計數(shù)器的低位輸出，經(jīng)過譯碼后，就可以作為倒計時時間顯示的低位。 ● C_OUT：計數(shù)器計數(shù)到時脈沖輸出，當計數(shù)器計數(shù)到設定時間時，就會產(chǎn)生一個脈沖信號，用于驅(qū)動狀態(tài)的改變。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 33（ b）所示。 圖 33（ b） 5秒倒計時模塊 COUNTER05的仿真波形 倒計時時間選擇驅(qū)動模塊 SCAN 該模塊主要完成倒計時時間長短選擇的功能，輸入信號來自兩個倒計時模塊COUNTER55 和 COUNTER05，當?shù)褂嫈?shù)完成時產(chǎn)生一個脈沖用于驅(qū)動此模塊產(chǎn)生 00， 01， 10，11序列來驅(qū)動倒計時時間選擇模塊 COUNTERSELECT。 10 該模塊的模塊框圖如圖 34（ a）所示： 圖 34（ a） 倒計時時間選擇驅(qū)動模塊 SCAN的模塊框圖 該模塊定義輸入端口如下： ● EN_in1：高位驅(qū)動信號，來源與 55 秒倒計時的信號，當計數(shù)器計時完成后，產(chǎn)生這個脈沖來驅(qū)動狀態(tài)的改變。 ● EN_in0：低位驅(qū)動信號，來源與 5秒倒計時的信號，當計數(shù)器計時完成后，產(chǎn)生這個脈沖來驅(qū)動狀態(tài)的改變。 該模塊定義輸出端口如下： ● SDATA：狀態(tài)輸出，輸出當前狀態(tài)。由于選擇不同的倒計時時間的長短。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 33（ b）所示。 圖 34(b) 倒計時時間選擇驅(qū)動模塊 SCAN的仿真波形 倒計時時間選擇模塊 COUNTERSELECT 該模塊主要完成 55 秒倒計時與 5 秒倒計時之間的選擇功能，在實際中因為存在著紅燈到黃燈再轉(zhuǎn)換為綠燈的這樣的一個變化過程，而紅黃綠燈的點亮時間不相同，一般是綠黃兩燈的點亮時間剛好等于紅燈，其中，綠燈亮 55秒，黃燈亮 5秒，紅燈亮 60秒。 該模塊的模塊框圖如圖 35（ a）所示： 11 圖 35（ a） 倒計時時間選擇模塊 COUNTERSELECT 的模塊框圖 該模塊定義輸入端口如下： ● D_IN：狀態(tài)變化輸入信號，主要是“ 00， 01， 10， 11”四種狀態(tài)的 變化，與倒計時時間長短的選擇信號同步。 該模塊定義輸出端口如下： ● D_OUT1：時間選擇高位輸出，用于選擇驅(qū)動 55 秒倒計時計時器。分別在狀態(tài)輸入“ 00， 10”這兩種狀態(tài)時，即對應綠燈點亮時間，輸出高電平，使能 55 秒倒計時計數(shù)器。 ● D_OUT0：時間選擇低位輸出，用于選擇驅(qū)動 5秒倒計時計時器。分別在狀態(tài)輸入“ 01， 11”這兩種狀態(tài)時，即對應黃燈點亮時間，輸出高電平，使能 5秒倒計時計數(shù)器。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 35(b)所示。 圖 35（ b） 倒計時時間 選擇模塊 COUNTERSELECT 的仿真波形 1KHZ 時鐘信號模塊 FDIV1KHZ 該模塊主要完成從開發(fā)試驗板上 10MHZ 的全局時鐘信號經(jīng)過分頻得到 1KHZ 的時鐘信號，即完成一個 10000 分頻的分頻器。分頻器的設計是時序設計的比較基礎的知識，在實際系統(tǒng)中用得很多，設計過程與計數(shù)器的設計很類似。 該模塊的模塊框圖入圖 36（ a）所示： 圖 36（ a） 1KHZ時鐘信號模塊 FDIV1KHZ的模塊框圖 12 該模塊定義輸入端口如下： ● CLK_IN：時鐘輸入信號，來源于全局時鐘信號 10MHZ 的外部輸入。 該模塊定義輸出端口如下： ● CLK_OUT：時鐘輸出信號，經(jīng)過分頻后輸出 1KHZ 的時鐘信號，用于數(shù)碼管的動態(tài)顯示。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 36（ b）所示。 圖 36（ b） 1KHZ時鐘信號模塊 FDIV1KHZ的仿真波形 1HZ 計數(shù)時鐘信號模塊 FDIV1HZ 該模塊主要完成從模塊 FDIV1KHZ 中的 1KHZ 時鐘信號經(jīng)過分頻得到 1HZ 的計數(shù)時鐘信號，即完成一個 1000 分頻的分頻器。設計過程 與模塊 6 的設計過程基本相同。 該模塊的模塊框圖如圖 37（ a）所示： 圖 37（ a） 1HZ計數(shù)時鐘信號模塊 FDIV1HZ的模塊框圖 該模塊定義輸入端口如下： ● CLK_IN：時鐘輸入信號，來源于全局時鐘信號 1KHZ 的外部輸入。 該模塊定義輸出端口如下： ● CLK_OUT：時鐘輸出信號，經(jīng)過分頻后輸出 1HZ 的時鐘信號，用于驅(qū)動秒級的計時器。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 37（ b）所示。 圖 37（ b） 1HZ計數(shù)時鐘信號模塊 FDIV1HZ的仿真波形 倒計時時間數(shù)據(jù)多路選擇模塊 DATAMUX 該模塊主要完成兩組不同倒計時時間數(shù)據(jù)的選擇輸出到后續(xù)顯示模塊。 13 該模塊的模塊框圖如圖 38（ a）所示： 圖 38（ a） 倒計時時間數(shù)據(jù)多路選擇模塊 DATAMUX的框圖 該模塊定義輸入端口定義： ● D_IN3： 4 位 BCD 碼輸入信號 3，來源于 5秒倒計時計時器的高位 BCD碼輸出，取值范圍為 05。 ● D_IN2： 4 位 BCD 碼輸入信號 2，來源于 5秒倒計時計時器的低位 BCD碼輸出，取值范圍為 09。 ● D_IN1： 4 位 BCD 碼輸入信號 1，來源于 55 秒倒計時計時器的高位 BCD 碼輸出，取值通常為 0。 ● D_IN0： 4 位 BCD 碼輸入信號 0，來源于 55 秒倒計時計時器的低位 BCD 碼輸出，取值范圍為 05。 ● SEL：狀態(tài)選擇輸入信號，用于在不同狀態(tài)下選擇不同的計時器的輸出數(shù)值作為這個模塊的輸出。 該模塊定義輸出端口定義： ● D_OUT1：輸出高位 BCD 碼，在 SEL 的驅(qū)動使能下分別選擇 D_IN1 或者 D_IN3,當SEL=“ 00”或“ 10”時選擇 D_IN1；當 SEL=“ 01”或“ 11”時選擇 D_IN3。 ● D_OUT0：輸出低位 BCD 碼，在 SEL 的驅(qū)動使能下分別選擇 D_IN0 或者 D_IN2,當SEL=“ 00”或“ 10”時選擇 D_IN0；當 SEL=“ 01”或“ 11”時選擇 D_IN2。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 38（ b）所示。 圖 38(b) 倒計 時實際數(shù)據(jù)多路選擇模塊 DATAMUX 的仿真波形 14 動態(tài)顯示驅(qū)動模塊 DISPSELECT 該模塊 主要完成倒計時數(shù)碼管的動態(tài)顯示。動態(tài)顯示即分時顯示，但是時間間隔的選擇既要保證人眼看起來是同時顯示，既不會出現(xiàn)兩位數(shù)字的斷續(xù)顯示，又要保證不會覆蓋顯示數(shù)字，即不會出現(xiàn)上個數(shù)字與下個數(shù)字之間的顯示過快使得人眼來不及分辨。 該模塊模塊框圖如圖 39（ a）所示： 圖 39（ a） 動態(tài)顯示驅(qū)動模塊 DISPSELECT的模塊框圖 該模塊定義輸入端口如下： ● CLK：動態(tài)選擇循環(huán)時鐘信號，此信號為 1KHZ 的時鐘信號。 該模塊定義輸出端口如下： ● D_OUT：動態(tài)選擇 循環(huán)輸出信號，在 1KHZ 時鐘信號的驅(qū)動下，產(chǎn)生“ 01”，“ 10” 序列，用于選擇數(shù)碼管，以達到動態(tài)顯示。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 39（ b）所示。 圖 39(b) 動態(tài)顯示驅(qū)動模塊 DISPSELECT的仿真波形 顯示數(shù)據(jù)多路選擇模塊 DISPMUX 該模塊主要完成數(shù)碼管顯示數(shù)據(jù)的分時選擇，以實現(xiàn)分時動態(tài)顯示。 該模塊的模塊框圖如圖 310（ a）所示： 圖 310（ a） 顯 示數(shù)據(jù)多路選擇模塊 DISPMUX的框圖 該模塊定義輸入端口如下： 15 ● SEL：狀態(tài)輸入信號，用于分時選擇輸入信號到輸出端口。 ● D_IN1：顯示數(shù)據(jù)高位輸入信號，為 4位 BCD碼。 ● D_IN0：顯示數(shù)據(jù)低位輸入信號，為 4位 BCD碼。 該模塊定義輸出端口如下： ● D_OUT：顯示數(shù)據(jù)輸出，在 SEL 的驅(qū)動下，分別選擇 D_IN0 與 D_IN1。當 SEL=“ 01”時，選擇 D_IN0；當 SEL=“ 10”時，選擇 D_IN1；其余情況下輸出為“ 00”。 在 MAX + plusⅡ軟件中編譯和波 形仿真后得到的波形如圖 310（ b）所示。 圖 310(b) 顯示數(shù)據(jù)多路選擇模塊 DISPMUX的仿真波形 顯示數(shù)據(jù)譯碼模塊 DISPDECODER 該模塊主要完成 4 位 BCD 碼到 8 位 BCD 碼數(shù)碼管顯示數(shù)據(jù)的譯碼，譯碼后的 8位數(shù)據(jù)分別對應數(shù)碼管的數(shù)據(jù)段 A、 B、 C、 D、 E、 F、 G、 DP。 該模塊的模塊框圖如圖 311（ a）所示： 圖 311（ a） 顯示數(shù)據(jù)譯碼模塊 DISPDECODER的模塊 該模塊定義輸入端口如下： ● DATA_IN： 4位 BCD 碼輸入信號。 該模塊定義輸出端口如下： ● DATA_OUT： 8 位數(shù)碼管顯示數(shù)據(jù)輸出信號，用于顯示數(shù)據(jù)。 在 MAX + plusⅡ軟件中編譯和波形仿真后得到的波形如圖 311（ b）所示。 圖 311(b) 顯示數(shù)據(jù)譯碼模塊 DISPDECODER的仿真波形 頂層電路 TOP 到此，各個模塊都已經(jīng)設計和仿真完畢。需要將這些小模塊連接起來完成整個系統(tǒng)的 16 設計，即進行頂層電路的設計。 頂層電路的設計又有幾種常用的方法，在 Verilog HDL 設計中主要有兩種：一是用與模塊設計一樣的方式，即用 Verilog HDL 語言來編程寫模塊電路的連接關系，主要是輸入與輸出的連接，從而設計出頂層電路；二是利用電路原理圖的設計方式，這種設計方式，與通常情況下的基于分立電路的原理圖設計基本類似，這種方法簡潔二明了。因此，我選擇了 第二種方式，即基于原理圖的設計。 頂層電路如圖 312 所示： 圖 312 頂層電路的接線圖 17 四 結(jié) 論 通過程序仿真，可以看出各個模塊功能都得到實現(xiàn)。在這個交通燈的系統(tǒng)設 計中，能夠保證在確定的時間，倒計數(shù)數(shù)字顯示能夠及時變化，紅黃綠燈能準確的變化。在綠燈亮了 55 秒后變化為黃燈亮 5秒，然后實現(xiàn)了十字路口縱橫路放行與禁行的切換控制。 18 參考文獻 [1] 劉寶琴，張芳蘭，田立生等 .ALTERA可編程邏輯器件及其應用 .北京：清華大學出版社 ,1995 [2] 趙雅興 .FPGA原理、設計與應用 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