【文章內(nèi)容簡介】 . 每個 I/O 引腳可以選擇為三態(tài)控制或集電極開路輸出，可以通過編程控制每個 I/O 引腳的速度以及 I/O 寄存器的使用。 電子時鐘的設(shè)計方案 數(shù)字電子鐘的設(shè)計方法有多種，例如，可用中小規(guī)模集成電路組成電子鐘；也可以利用專用的電子鐘芯片配以顯示電路及其所需要的外圍電路組成電子鐘；還可以利用單片機來實現(xiàn)電子鐘等等 方案一：運 用單片機內(nèi)部的定時 /計數(shù)器來實現(xiàn)電子時鐘的方法， 該方案 設(shè)計由單片機 AT89S51 芯片和 LED 數(shù)碼管為核心，輔以必要的電路，構(gòu)成了一個單片機電子時鐘。 時鐘的基本顯示原理：時鐘開始顯示為 0 時 0 分 0 秒，也就是數(shù)碼管顯示000000，然后每秒秒位加 1 ，到 9 后， 10 秒位加 1，秒位回 0。 10 秒位到 5 后，即 59 秒 ，分鐘加 1， 10 秒位回 0。依次類推，時鐘最大的顯示值為 23 小時 59分 59 秒。這里只要確定了 1 秒的定時時間， 其它位均以此為基準往上累加。 方案二：采 用專 用 的時鐘芯片實現(xiàn)， 通過單片機讀取時鐘芯片的計時時間，在數(shù)碼管上顯示出來，就可以實現(xiàn)電子時鐘功能， 典型的時鐘芯片有： DS1302，DS12887， X1203， PCF8583 等都可以 實現(xiàn)電子時鐘功能。 方案三：采用 FPGA 來實現(xiàn)電子時鐘功能，運用 VHDL 語言來描述電子時鐘的各個功能模塊。將電子時鐘分為六十進制計數(shù)器和二十四進制計數(shù)器兩個基本的功能模塊，然后將兩個六十進制計數(shù)器和一個二十 四進制計數(shù)器相級聯(lián)，就構(gòu)成一個具有時、分、秒的電子時鐘。 比較方案一、方案二和方案三：方案 一是用軟件實現(xiàn)，即用單片機內(nèi)部的可編程定時 /計數(shù)器來實現(xiàn)，但誤差很大，主要用在對時間精度要求不高的場合；方案二 是用專門的時鐘芯片實現(xiàn)，在對時間精度要求很高的情況下，通常采用這種方法， 但該方案還具備日歷功能，造成功能上的浪費；方案三是采用 FPGA 實現(xiàn)，運用 VHDL 語言描述，設(shè)計方法簡單，而且運用有源晶振作為系統(tǒng)的時鐘源，通過分頻得到 1HZ 的信號，計時精度很高，不低于方案二的計時精度，而且運用 VHDL 語言來描述電子時鐘是完 全的硬件實現(xiàn)。 通過以上比較，系統(tǒng)中采用 FPGA 來實現(xiàn)電子時鐘功能。 長春理工大學(xué)畢業(yè)論文 7 第三章 系統(tǒng)電路設(shè)計 總體設(shè)計 設(shè)計一個顯示時（ 2 位）、分（ 2 位）、秒（ 2 位）共六位的多功能電子鐘 ，它的主要功能是進行準確的計時。利用 VHDL 語言 對硬件 進行 描述 ， 通過下載到 FPGA 之中進行硬件驗證 。 系統(tǒng)采用 4MHz 的石英晶體振蕩器作為時鐘源，經(jīng)過分頻之后得到 1HZ 的秒鐘信號，秒計滿 60 即得 1 分鐘，分計滿 60 便得 1 小時的信號，小時計滿 24 即得一天 ，電子時鐘的外觀圖如圖 所示 。 其中有六個按鍵用于調(diào)整時間，復(fù)位等功能 。具體功能如下： 圖 電子鐘的外觀圖 OK 鍵：開始計時。 SET 鍵： 與 調(diào)時、調(diào)分、調(diào)秒鍵配合，可以調(diào) 整 到指定 的 時間。 RESET 鍵：清零。 電子時鐘硬件總體框圖如圖 所示。 長春理工大學(xué)畢業(yè)論文 8 圖 電子時鐘硬件總體框圖 在每個功能模塊分項設(shè)計和組合前，先簡單介紹一下每個方塊的功能作用。 ⑴分頻器通過分頻將 4MHz 的信號分頻為 1Hz 的 秒 信號 和 100Hz 的同步掃描時鐘信號。 ⑵ 1Hz 的 秒 信號輸入 到 秒計數(shù)電路， 當計數(shù)器溢出時 ， 向分計數(shù)器進位，當分計數(shù)器溢出時，向時計數(shù)器 進位 。 ⑶ BCD 譯碼電路是將計數(shù)器的 十六進制計數(shù)值轉(zhuǎn)換為數(shù)碼管顯示所需要的段碼。 ⑷位碼電路是用來選通某一位數(shù)碼管，使其顯示數(shù)字。 ⑸掃描同步電路作用控制同一個數(shù)碼管的段碼和位碼同步，同時對多個數(shù)碼管輪流掃描。 ⑹ 鍵盤控制電路作用是啟動電子時鐘計時，設(shè)定時間等。 顯示電路設(shè)計 顯示電路有 LCD 和 LED 顯示電路，系統(tǒng)中選用 LED 顯示電路， LED 器件是一種發(fā)光二極管顯示器。 其特點如下： （ 1） LED 顯示器具備穩(wěn)定、高速、簡單的系統(tǒng)； （ 2） LED 顯示結(jié)構(gòu)簡單、性能穩(wěn)定； （ 3） LED 顯示應(yīng)用在成熟的生產(chǎn)技術(shù)上。 長春理工大學(xué)畢業(yè)論文 9 發(fā)光二極管組成的顯示器 是單片機應(yīng)用產(chǎn)品中最常用的廉價輸出設(shè)備。八段發(fā)光二極管結(jié)構(gòu)如圖 所示。 圖 八段發(fā)光二極管外型 發(fā)光二極管的陽極連在一起的稱為共陽極顯示器，陰極連在一起的稱為共陰極顯示器。 1 位顯示器有 8 個發(fā)光二極管組成，其中 7 個發(fā)光二極管 a~g 控制 7 個筆段的亮或暗，另一個控制一個小數(shù)點的亮和暗，這種筆畫式的八段顯示器能顯示的字符少。字符的形象有些失真，但控制方便，使用簡單。 圖 共陰極數(shù)碼管 圖 共陽極數(shù)碼管 顯示器的顯示方法有靜態(tài)和動態(tài)兩種方法。顯示器位數(shù)較少時，采用靜態(tài)顯示的 方法是合適的。當位數(shù)較多時，用靜態(tài)顯示所需的 I/O 太多，一般采用動態(tài)顯示方法，所以在系統(tǒng)中我們采用動態(tài)顯示。 此類數(shù)碼管的工作特點是： ⑴數(shù)碼管片選端清 0 時，對應(yīng)位的數(shù)碼管才有可能亮； ⑵每次只能有一個片選端清 0，即只能動態(tài)移位顯示相應(yīng)的數(shù)據(jù)； ⑶控制器通過控制數(shù)碼管顯示相應(yīng)數(shù)字要用查表子程序來實現(xiàn)。 長春理工大學(xué)畢業(yè)論文 10 系統(tǒng)中 顯示電路是由分頻電路、掃描電路、 BCD 碼多路選擇器、位選碼電路和 BCD 譯碼器構(gòu)成的。 數(shù)碼管動態(tài)掃描電路如圖 所示，其中 FPQ 為分頻器，通過分頻得到掃描時鐘信號，時鐘信號為 100Hz； SCAN 為掃描 電路，它是由狀態(tài)機組成的，循環(huán)掃描數(shù)碼管，使得數(shù)碼管穩(wěn)定的顯示數(shù)據(jù)； BCDYMQ 為 BCD 譯碼器，作用是將計數(shù)器輸出的十六進制數(shù)轉(zhuǎn)換為數(shù)碼管顯示所需要的段碼； BIT 為位碼，作用是輪流選擇數(shù)碼管的位。 分頻器電路 掃描電路所需要的掃描時鐘信號為 100Hz，是通過分頻器將系統(tǒng)的 4MHz 時鐘信號經(jīng)過 10000 分頻之后，再通過四分頻得到的。系統(tǒng)中采用四個十進制計數(shù)器相級聯(lián)實現(xiàn) 10000 分頻，然后通過兩個 T 觸發(fā)器實現(xiàn)四分頻得到 100Hz 信號。十進制計數(shù)器的 VHDL 語言描述如下： LIBRARY IEEE。 USE IEEE. 。 圖 數(shù)碼管動態(tài)掃描電路 USE 。 ENTITY CNT10 IS 長春理工大學(xué)畢業(yè)論文 11 PORT(CLK,RST,EN:IN STD_LOGIC。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT:OUT STD_LOGIC)。 END CNT10。 ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF RST= 39。139。 THEN CQI:= (OTHERS =39。039。)。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF EN = 39。139。 THEN IF CQI 1001 THEN CQI := CQI + 1。 ELSE CQI:= (OTHERS =39。039。)。 END IF。 END IF。 END IF。 IF CQI = 1001 THEN COUT = 39。139。 ELSE COUT = 39。039。 END IF。 CQ = CQI。 END PROCESS。 END behav。 其中， CLK 為外部脈沖輸入端； RST 為復(fù)位端，高電平有效， EN 為使能端，高電平有效； CO 為計數(shù)器的計數(shù)值輸出端； COUT 為進位輸出端。十進制計數(shù)器的仿真圖如圖 所示。 圖 十進 制計數(shù)器的仿真圖 掃描電路電路 掃描電路是動態(tài)數(shù)碼管顯示的核心部件，通過掃描電路使得同一位數(shù)碼管的段碼、位碼能夠同步選擇并穩(wěn)定顯示數(shù)據(jù)。其 VHDL 語言描述如下： LIBRARY IEEE。 USE 。 長春理工大學(xué)畢業(yè)論文 12 USE 。 ENTITY SCAN IS PORT( SCAN:IN STD_LOGIC。 COMCLK:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 END。 ARCHITECTURE BEHAVE OF SCAN IS SIGNAL Q:STD_LOGIC_VECTOR(1 DOWNTO 0):=00。 BEGIN PROCESS(SCAN) BEGIN IF SCAN39。EVENT AND SCAN=39。139。 THEN IF Q=3 THEN Q=00。 ELSE Q=Q+1。 END IF。 END IF。 END PROCESS。 COMCLK=Q。 END。 圖