【文章內(nèi)容簡介】 LAB（邏輯陣列模塊），又需要有額外的 PI（可編程互連陣列）布線來實現(xiàn)所有 LAB 的連接，其連接數(shù)量會呈指數(shù)增長，直到芯片管芯的連接數(shù)量超過邏輯數(shù)量，這限制了容量的擴展 ]4[ 。解決方法是把 LAB 排列在網(wǎng)格中，從而產(chǎn)生了現(xiàn)場可編程門陣列 FPGA 的概念。 FPGA 是在 CPLD 基礎(chǔ)上發(fā)展而來的一種現(xiàn)場可編程邏輯器件，對于 CPLD器件布線與容量之間的矛盾進行了改進。 CPLD 實現(xiàn)邏輯函數(shù) 是 采用可編程陣列來，而 FPGA 則是 采用查找表 （ LUT） 來實現(xiàn) 的 ，相比 CPLD 宏單元，它能夠靈活建立函數(shù)和 LE 鏈，從而提高性能，減少資源浪費，進位邏輯和寄存器鏈布線的通用性也進一步提高了性能，增強了對資源的管理。 FPGA 中可以包含的查找表和觸發(fā)器 數(shù)量極多 ，從而可以實現(xiàn)規(guī)模更大 且 更 加 復(fù)雜的邏輯電路 設(shè)計 ， 可以 避免了 CPLD 的 陣列結(jié)構(gòu) 、 觸發(fā)器以及 I/O 端口數(shù)量上的限制。 FPGA 的芯片內(nèi)部包含多種可編程資源：可編程邏輯單元（ LE）、可編程布線、可編程 I/O 口、嵌入式存儲器 RAM、嵌入式乘法器、時鐘以及鎖相環(huán)（ PLL）。對于復(fù)雜邏輯功能設(shè)計， FPGA的速率相對較高，由于 LAB 網(wǎng)格陣列，具有更豐富的邏輯資源。特別是對于高速通信應(yīng)用，使用某些 FPGAZ 中的收發(fā)器成為唯一的選擇。一般來說， CPLD 的功耗是比較低的。近幾年來，隨著生產(chǎn)工藝的進步， FPGA 的生產(chǎn)成本大大降低，也具有許多低功耗特性，其功耗幾乎與 CPLD 差不多，尤其在功能以及性能方面的優(yōu)越性越來越突出，使其成為現(xiàn)在數(shù)字電路或系統(tǒng)設(shè)計的首選器件 ]5[ ?？傊?， FPGA比 CPLD 等更高端，是高密度、高速度、高可靠性和低功耗的邏輯可編程器件，提供豐富的 I/O 端口和觸發(fā)器，結(jié)構(gòu)十分靈活幾乎可以滿足用戶的各種需求。 FPGA 的設(shè)計流程 將 FPGA 的設(shè)計方法歸納為一個簡單的設(shè)計流成， Altera 的全集成開發(fā)工具QuartusⅡ 軟件就完全支持這一流程。 FPGA 的設(shè)計流程具體如下。 （ 1）源文件的編輯和編譯。首先把需要輸入的設(shè)計思路以文本或圖形的形式表達出來，再進行排錯編譯， 同時為進一步的邏輯綜合做準(zhǔn)備。一般常用的源程序輸入方式有原理圖輸入方式和文本輸入方式兩種。 （ 2）邏輯綜合和優(yōu)化。經(jīng)過一列操作把源文件分解成一系列邏輯電路和對應(yīng) 3 控制器硬件設(shè)計 7 關(guān)系，最后得到門級電路或更底層的電路描述文件，即生成網(wǎng)表文件，該網(wǎng)表文件與 FPGA 基本結(jié)構(gòu)是相對應(yīng)的。 （ 3）目標(biāo)器件的布線 /適配。在所選用的目標(biāo)器件中建立與前面生成的網(wǎng)表文件相符合的基本邏輯電路的對應(yīng)關(guān)系。 （ 4）目標(biāo)器件的編程下載。當(dāng)前面的步驟，編譯、綜合、布線 /適配等過程都沒有出現(xiàn)問題，也就是說完全滿足設(shè)計要求時，就可以將布線 /適配器所產(chǎn)生的配置 /下載文件通過下載電纜下載到目標(biāo)器件中。 （ 5）硬件仿真與測試。在已經(jīng)下載好程序的 FPGA 開發(fā)板上進行測試，驗證理想設(shè)計思想與實際電路之間的偏差。 Cyclone IV E 主要特性 Cyclone IV 是傳承了 Cyclone 系列低成本、低功耗的特性，建是立在優(yōu)化的低功耗工藝基礎(chǔ)上的設(shè)計，集成了一個可選擇的低成本收發(fā)器，在降低成本的同時又能完全滿足不斷增長的帶寬要求，是在廣播、有線、無線、工業(yè)以及通信等行業(yè)領(lǐng)域中的低成本的小型應(yīng)用的理想選擇 ]6[ 。 Cyclone IV 器件系列主要提供Cyclone IV E 及 Cyclone IV GX 兩種型號的器件。具有最低的功耗的特性的 Cyclone IV E 器件，能在核電壓為 和 的情況下使用，并且以最低的成本去實現(xiàn)較高的功能 ]7[ 。 本設(shè)計所使用的 EP4CE6E22C8N 芯片正是 Cyclone IV E 系列中的一種。 Cyclone IV E 器件系列的體系結(jié)構(gòu)包括 FPGA 核心架構(gòu)、 I/O 特性、時 鐘管理、外部存儲器結(jié)構(gòu)以及配置等內(nèi)容。 Cyclone IV E 器件系列采用的 FPGA 核心架構(gòu)與Cyclone 系列 是 相同，包括四輸入查找表 組成 的 LE、存儲器模塊和嵌入式乘法器模塊，其中存儲器模塊具有 9Kbit 的嵌入式 SRAM 存儲器，可以配置成單端口、簡單雙端口、真雙端口等，實現(xiàn)需要的數(shù)據(jù)帶寬，嵌入式乘法器模塊可實現(xiàn) 18*18或者兩個 9*9 的乘法器 ]8[ 。 Cyclone IV E 系列器件的 I/O 口支持可編程總線的保持 ，可編程 遲延以及 可 編程上拉電阻等，從而實現(xiàn)信號完整性和熱插拔的優(yōu)化，還支持符合單端 I/O 標(biāo)準(zhǔn)校準(zhǔn)后的片上川航匹配或驅(qū)動阻抗匹配。 Cyclone IV E 系列器件中包含高達 30 個全局時鐘網(wǎng)絡(luò)和高達 8 個 PLL，可以提供可靠的時鐘管理和綜合，且可以在用戶模式中對 PLL 進行動態(tài)重新配置以此改變時鐘頻率或相位。Cyclone IV E 系列器件的外部存儲器接口包括 SDR、 DDR、 DDDR2 SDRAM 和QDRIT SRAM 接口，這些接口可能分布在器件的兩側(cè)或多側(cè)，主要是為了更靈活地實現(xiàn)電路板設(shè)計 ]9[ 。 Cyclone IV E 系列器件的配置是使用 SRAM 單元來存儲配置數(shù)據(jù)，每次上電后，配置數(shù)據(jù)就會被下載到器件中。 Cyclone IV E 器件所支持的配置方案有 AS、 AP、 FPP 和 JTAG，其中，常用的配置方式是 JTAG。 3 控制器硬件設(shè)計 8 表格 31 Cyclone IV E 部分器件資源 資源 型號 邏輯 單元 嵌入式 存儲器Kbits 嵌入式 18*18乘法器 通用 時鐘（ PLL） 全局時鐘網(wǎng)絡(luò) 用戶I/O 塊 最大用戶I/O EP4CE6 6272 270 15 2 10 8 179 EP4CE10 10320 414 23 2 10 8 179 EP4CE15 15408 504 56 4 20 8 343 EP4CE22 22320 594 66 4 20 8 153 EP4CE30 28848 594 66 4 20 8 532 EP4CE40 39600 1134 116 4 20 8 532 Cyclone IV E 系列器件具有的特性，包括 （ 1） 低成本和低功耗的 FPGA 核心架構(gòu)； （ 2） 邏輯單元由 6K 至 150K； （ 3） 嵌入式存儲器容量高達 ；（ 4） 高達 360 個 18*18 乘法器，從而使 DSP 處理密集型應(yīng)用得以實現(xiàn)； （ 5） 協(xié)議橋接應(yīng)用，實現(xiàn)了小于 的總功耗。 七段數(shù)碼管簡介 七段數(shù)碼管概述 七段數(shù)碼管是電子元件中十分常用的數(shù)字顯示元件，內(nèi)部共有八個發(fā)光二極管，包括小數(shù)點，主要是由代表數(shù)字筆劃的七個發(fā)光二極管按照一定的組合方式實現(xiàn)對不同的數(shù)字的顯示 ]10[ 。七段數(shù)碼管的用途很廣，特別是在電器方面得到極為廣泛的應(yīng)用，比如家用電器領(lǐng)域，電子時鐘、空調(diào)、熱水器 等等。七段數(shù)碼管除了可以顯示 0 到 9 的十進制數(shù)外，還可以顯示十六進制等中的大寫英文字母 A、B、 C、 D、 E、 F。七段數(shù)碼管內(nèi)部的所有二極管都由本體下的對應(yīng)的接腳控制其發(fā)光。七段數(shù)碼管又分為共陰極和共陽極，兩者的發(fā)光原理是一樣的，只是結(jié)的電源極性不同而已。共陽極的七段數(shù)碼管內(nèi)部所有二極管的陽極是接在一起的，共用一個電源正極，在二極管的陰極接入低電平或者“ 0”電平，就可以點亮。根據(jù)需要顯示的數(shù)據(jù)，對七段數(shù)碼管中需要用的二極管的接腳接低電平，其他二極管接腳接高電平，即可顯示該數(shù)字，例如 abcdefg 分別為 1001111，數(shù)碼管顯示結(jié)果為“ 1”。共陰極的七段數(shù)碼管與共陽極的七段數(shù)碼管相反，內(nèi)部所有二極管的陰極是接在一起的，共用一個電源負(fù)極，在二極管的陽極接入高電平或者“ 1”電平，就可以點亮。同樣，根據(jù)需要現(xiàn)實的數(shù)據(jù)，對七段數(shù)碼管中需要用到的二極管的接腳接高電平，其他二極管接腳接低電平，即可顯示該數(shù)字，例如 abcdefg 分 3 控制器硬件設(shè)計 9 別為 0110000,數(shù)碼管顯示的結(jié)果為“ 1”。 在本次設(shè)計中倒計時顯示所采用七段數(shù)碼管就是共陽極的七段數(shù)碼管，所以根據(jù)需要對七段數(shù)碼管的接腳接分別接入低電平和高電平，就能控制二極管的亮滅，從而使其顯示數(shù)字 。 七段數(shù)碼管動態(tài)顯示原理 七段數(shù)碼管動態(tài)顯示介面雖然在單片機中應(yīng)用最為廣泛，但是對于 FPGA 來說依然以相同的方式來實現(xiàn)動態(tài)顯示。動態(tài)驅(qū)動基本原理是是將所有七段數(shù)碼管內(nèi)部代表七個筆劃“ a,b,c,d,e,f,g”的二極管的同名端連在一起，再為每個七段數(shù)碼管的公共極增加位選通控制信號，位選通由各自獨立的輸入口控制，當(dāng) FPGA 有字形碼輸出時，所有七段數(shù)碼管都同時接收到相同的字形碼，但是到底需要哪一個七段數(shù)碼管來顯示出字形，就要取決于 FPGA 對 位選通控制信號的輸入，所以只要把需要用于顯示的七段數(shù)碼管的位選通信號設(shè)置為選通，則該位的數(shù)碼管就能夠顯示出由字形碼所代表的字形，同時沒有被選通的七段數(shù)碼管就不會進行顯示。通過分時段來輪流控制一個個七段數(shù)碼管的公共極，就能夠使各個七段數(shù)碼管通過輪流受到的控制而進行顯示，這就是動態(tài)驅(qū)動。在輪流受控顯示的過程中，每個七段數(shù)碼管點亮的時間是極短暫的，再加上發(fā)光二極體余輝效應(yīng)和人的視覺暫留現(xiàn)象，盡管各位七段數(shù)碼管實際上不是同時點亮的，但是通過快速的掃描，還是給人帶來是一組穩(wěn)定的數(shù)字顯示的視覺效果，并沒有閃爍的感覺，這 樣就使得動態(tài)顯示和靜態(tài)顯示產(chǎn)生一樣的結(jié)果。 交通燈控制器各模塊性能分析 信號燈顯示模塊的性能分析 信號燈顯示模塊是交通燈控制器系統(tǒng)中最簡單的部分，在主干道和支干道分別設(shè)有紅、黃、綠三個顏色的信號燈，紅燈表示禁止通行，黃燈表示過渡，綠燈表示允許通行。信號燈在控制器的控制作用下工作，指揮交通。一般工作情況是，主干道綠燈，同時支干道紅燈，表示主干道通行而支干道禁行；主干道紅燈，同. f g e d c b a 圖 31 七段數(shù)碼管引腳定義 dp 3 控制器硬件設(shè)計 10 時支干道綠燈，表示主干道禁行而支干道通行；主干道和支干道都亮黃燈，表示主干道和支干道的通行轉(zhuǎn)換的過渡。當(dāng)主支干道其中 一個方向有車輛等待時，可以提前放行，即切換到該方向通行狀態(tài)。另外，在深夜零點到凌晨六點之間信號燈則在時鐘控制作用下，停止按順序切換狀態(tài)的工作情況，主、支干道同時黃燈，且無倒計時顯示，則表示在特殊時段主支干道都可以通行。 分頻模塊的性能分析 分頻模塊的作用是為整個交通燈控制器系統(tǒng)提供時鐘脈沖，根據(jù)所選擇的器件提供的 內(nèi)部時鐘頻率，進行分頻得到需要的時鐘信號。本次設(shè)計所使用的 FPGA器件為 Cyclone IV 系列的 EP4CE6E22C8N 開發(fā)板，其內(nèi)部的時鐘頻率為 48MHz，此時就需要利用分頻模塊將其分 頻產(chǎn)生倒計時模塊和時鐘模塊需要的 1Hz 時鐘信號。方法一， 48MHz 頻率的一個時鐘周期約為 ，計數(shù) 48000000 次就是 1s，利用一個計數(shù)器計數(shù)到 24000000就反轉(zhuǎn)一次，即可得到時鐘周期為 1s 的時鐘信號。方法二，將 48MHz 頻率經(jīng)過 48000 分頻得到 1KHz 時鐘信號， 1KHz 再經(jīng)過 1000分頻，即可得到 1Hz 時鐘信號。不同器件提供內(nèi)部時鐘頻率是不一樣的，但是分頻原理是相同的，所以不管是怎樣的時鐘頻率，或是想得到什么樣的時鐘信號，只要稍作改變就能滿足需要。 倒計時顯示模塊的性能分析 倒計時顯示模塊是交通信號燈處于正常工作時對各種信號的計時，采用減計時的方法計時，并利用七段數(shù)碼管來對其進行顯示。 主干道 處于 通行 狀態(tài)且 時間為35 秒，則主干道亮綠燈 ，同時 支干道亮紅燈，倒計時顯示從 35 秒開始減計數(shù)，直到減到零，計時結(jié)束切換下一狀態(tài)。主干道通行向支干道通行轉(zhuǎn)換的過渡的時間為 5 秒，則主干道和支干道都亮黃燈，倒計時從 5 秒開始減計數(shù)，直到減到零，計時結(jié)束切換到下一狀態(tài)。支干道 處于 通行 狀態(tài)且 時間為 25 秒，則支干道亮綠燈 ，48000 分頻 圖 32 分頻模塊原理方框 圖 1KHz 時鐘頻率 48MHz 計數(shù)器 48000000 次 1Hz 時鐘頻率 48MHz 1000 分頻 1Hz 3 控制器硬件設(shè)計 11 同時 主干道亮紅燈，倒計時顯示從 25 秒開始減計時，直到減到零，計時結(jié)束又切換下一狀態(tài)。支干道通行向主干道通行轉(zhuǎn)換的過渡時間為 5 秒，則支干道和主干道都亮黃燈，倒計時從 5 秒開始減計時，直到減到零，計時結(jié)束切換下一狀態(tài)。交通信號燈工作狀態(tài)不斷切換，倒計時也相應(yīng)切換。 支干道的交通信號燈與主干道干道交通信號燈的工作狀態(tài)是相對應(yīng)的，若主干道綠燈則支干道紅燈，若主干道紅燈則支干道綠燈，若主干道黃燈則支干道也黃燈，并且為了節(jié)約資源，主干道和支干道可以共用一個倒計時器進行顯示。 當(dāng)交通信號燈停止切換時，倒計時部分停止工作，直到交通信號燈恢復(fù)切換，它也相應(yīng)開始 工作。 計時器模塊的性能分析 計時