【文章內(nèi)容簡介】 在的 VHDL 程序。這里所謂的元件，既可以被高層次的系統(tǒng)所調(diào)用，成為該系統(tǒng)的一部分，也可以作為一個電路功能塊獨立存在和獨立運行。 第一章 緒 論 8 圖 11 VHDL 程序設(shè)計基本結(jié)構(gòu) CPLD簡介 復(fù)雜可編程邏輯器件（ CPLD, Complex Programmable Logic Device）是在 EPLD(Erasable Programmable Logic Device)的基礎(chǔ)上改進而發(fā)展起來的，大多采用 CMOS EPROM/EEPROM 和快閃存儲器等編程技術(shù)，因而具有高密度、高速度和低功耗等優(yōu)點。與 EPLD 相比， CPLD 增加了內(nèi)部連線，并對邏輯宏單元和 I/O 單元做了重大改進，從而改善了系統(tǒng)的性能，提高了器件的集成度。尤其是在 CPLD 中引入系統(tǒng)編程（ ISP， In Syste m Programmable）技術(shù)后，使 CPLD 的應(yīng)用更加方便靈活，深受設(shè)計人員的青睞，現(xiàn)已成為電子系統(tǒng)設(shè)計的首選器件之一。 目前 ，生產(chǎn) CPLD 器件的著名公司主要有 Altera、 AMD、 Lattice、Cypress、 Xilinx 等公司。所生產(chǎn)的產(chǎn)品多種多樣，器件的結(jié)構(gòu)也有很大的差異，但大多數(shù)公司的 CPLD 仍使用基于乘積項的陣列型單元結(jié)構(gòu)。例如Altera 公司的 MAX 系列 CPLD 產(chǎn)品、 Xilinx 公司和 Lattice 公司的 CPLD產(chǎn)品都采用可編程乘積項陣列結(jié)構(gòu)。 CPLD 結(jié)構(gòu)與工作原理 基于乘積項陣列型 CPLD 的基本結(jié)構(gòu)如圖 12 所示，主要有可編程內(nèi)部連線、邏輯塊和 I/O 單元組成。 第一章 緒 論 9 圖 12 基于乘積項陣列型 CPLD 的 基本結(jié)構(gòu) 可編程邏輯宏單元 邏輯宏單元內(nèi)部主要包括與或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立地配置為時序或組合工作方式。 CPLD 除了密度高之外，許多優(yōu)點都反映在邏輯宏單元上。表現(xiàn)在多觸發(fā)器結(jié)構(gòu)和“隱埋”觸發(fā)器結(jié)構(gòu)、乘積項共享結(jié)構(gòu)、異步時鐘和時鐘選擇上等。 可編程 I/O 單元 I/O 單元是內(nèi)部信號到 I/O 引腳的接口部分。由于陣列型 CPLD 通常只有少數(shù)幾個專用輸入端大部分端口均為 I/O 端，而且系統(tǒng)的輸入常常需要鎖存，因此 I/O 常常作為一個獨立的單元來處理。 可編程連線陣列 可編程連線陣列的作用是 在各邏輯宏單元之間以及邏輯宏單元和 I/O單元之間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過 可編程連線陣列接受來自專用輸入或輸出 端的信號，并將宏單元的信號反饋到其需要到達的目的地。這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計。 本設(shè)計中使用 Altera 公司提供的 PLD 系列產(chǎn)品中的 FLEX10K 系列器件，它是高密度陣列嵌入式可編程邏輯器件系列。主要有嵌入式陣列快第一章 緒 論 10 EAB(Embedded Array Block)、邏輯陣列塊 LAB(Logic Array Block)、行列快速互連通道和 I/O 單元 幾部分組成。其中邏輯陣列塊是由多個邏輯單元LE(Logic Element)構(gòu)成。 邏輯單元 LE 是 FLEX10K 系列器件結(jié)構(gòu)中最小的邏輯單元，每個 LE含有一個提供 4 輸入組合邏輯函數(shù)的查找表（ LUT—Look Up Table），以及一個能提供時序邏輯能力的可編程寄存器。每 8 個 LE 組成一組，構(gòu)成一個邏輯陣列塊 LAB。每個 LAB 在器件中是獨立的一個模塊， LAB 中的LE 具有共同的輸入、互連與控制信號。同一模塊的電路一般安排在同一LAB 中，因此只有少部分輸入和輸出使用行列快速互連通道，從而降低了邏輯陣列規(guī)模。 嵌入 陣列塊 EAB 是由 RAM/ROM 和相關(guān)的輸入、輸出寄存器構(gòu)成。它可提供 2048 位片內(nèi)寄存器。 EAB 也可編程作 為大型的復(fù)雜邏輯功能查找表， 實現(xiàn)乘法器、微控制器、狀態(tài)機、數(shù)字信號處理等復(fù)雜的邏輯功能。 在 FLEX10K 系列器件中， LAB 和 EAB 排成行與列，構(gòu)成二維邏輯陣列。位于行和列兩端的 I/O 單元。每個 I/O 有一個雙向的 I/O 緩沖器和以即可作輸入寄存器也可作輸出寄存器的觸發(fā)器。 FLEX10K 系列器件內(nèi)部信號的互連是通過行列快速互連通道和 LAB 局部互連通道實現(xiàn)的 。 CPLD 的開發(fā)流程 基于 EDA 軟件的 CPLD 一般性的開發(fā)流程如下： （ 1） 工程師根據(jù)“自頂向下”的設(shè)計方法進行系統(tǒng)層次化分 ； （ 2） 輸入 VHDL 代碼。也可采用比較直觀的圖形輸入方式設(shè)計輸入； （ 3） 將以上的設(shè)計輸入編譯成標(biāo)準(zhǔn)的 VHDL 文件； （ 4） 進行代碼 級的功能仿真（不涉及硬件結(jié)構(gòu)），主要是檢驗系統(tǒng)功能設(shè)計的正確性； （ 5）利用綜合器對 VHDL 源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件； （ 6）時序仿真 ； （ 7）適配（產(chǎn)生下載文件、仿真文件、適配技術(shù)報告）； 第一章 緒 論 11 （ 8）下載到 FPGA 器件。 EDA開發(fā)軟件 MAX+PLUSⅡ簡介 MAX+PLUSⅡ是 Altera 公司推出的第三代 CPLD/FPGA 應(yīng)用開發(fā)系統(tǒng)，它將用戶所設(shè)計的電路原理圖或電路描述轉(zhuǎn)變?yōu)?CPLD/FPGA 內(nèi)部的基本邏輯單元，寫入芯片中，從而在硬件上實現(xiàn)用戶所設(shè)計的地電路。MAX+PLUSⅡ的具體功能主要包括：支持原理圖和文本（ AHDL、 VHDL、Verilog HDL）設(shè)計；自帶綜合器、仿真器；支持波形輸入；支持波形模擬；時間分析；編譯及下載。特別在原理圖輸入方面，可以說是最容易使用，尤其適合初學(xué)者使用，因為它具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。 MAX+PLUSⅡ界面友好，使用方便、易用易學(xué)； 它支持層次化設(shè)計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計方式完成的工程模塊（元件）進行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計的問題。在設(shè)計輸入后， MAX+PLUSⅡ的編輯器將給出設(shè)計輸入的錯誤報告。 MAX+PLUSⅡ擁有良好的設(shè)計錯誤定位器，用于確定文本或圖形設(shè)計中的錯誤。 它的器件系列從最初的 Max 系列到最新的 FLEXIOK 系列，從 500 門到 10 萬門提供了滿足各種條件需要的一系列器件。其中最為先進的 FLEX系列采用獨特的快通道技術(shù)，使得器件的可 預(yù)測性大大增強，速度也得到提高，資源利用率達 70%左右時， FLEX1OK 系列可以提供 70MHz 左右的工作速度。 MAX+PLUSⅡ結(jié)合各種系列器件的物理結(jié)構(gòu)，提供了各種的優(yōu)化措施，以在提高工作速度和資源利用率之間給以平衡。從而對大多數(shù)設(shè)計提供解決方案。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設(shè)計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中 (如 CPLD 芯片 )，做成 ASIC 芯片。 MAX+PLUSⅡ具有的新、舊宏功能模塊及在平臺的幫助菜單，十分便于設(shè)計者運用這些模塊完成較復(fù)雜的設(shè) 計。 用戶首先對所做項目進行設(shè)計，明確設(shè)計目的、設(shè)計要求；然后利用原理圖輸入方式或文本輸入方式進行 設(shè)計輸入輸出 完成后，進行編譯，若第一章 緒 論 12 編譯過程中發(fā)現(xiàn)錯誤，則檢查設(shè)計輸入，修改編 碼，直至沒有錯誤發(fā)生 :編譯完成后，就可以進行仿真， MAX+PLUSⅡ具有門級仿真器，可以進行功能仿真和時序仿真，能產(chǎn)生精確的仿真結(jié)果，檢查設(shè)計是否達到設(shè)計要求，否則還需要重新檢查設(shè)計輸入 。 在適配（ Fitter）之后， MAX+PLUSⅡ生成供時序仿真用的不同格式的網(wǎng)表文件。在進入編譯網(wǎng)提取功能后，MAX+PLUSⅡ?qū)倪m配文件中提取 SNF 時序仿真文件 Simulation Netlist File（仿真網(wǎng)表文件）。 SNF 文件詳細記錄了當(dāng)前適配的延時和邏輯功能的信息，可用于對設(shè)計進行時序仿真。在作仿真前，需要利用波形編輯器編輯一個波形激勵文件，用于仿真驗證時的激勵。編譯和仿真經(jīng)檢驗無誤后，就可以進行燒錄，把設(shè)計程序下載到目的芯片中 。最后把芯片放到實際系統(tǒng)中進行驗證、測試。 MAX+PLUSⅡ借助 EDIF 網(wǎng)表文件， SRAM 目標(biāo)文件 (.sof), LPM 和 VHDL 能與 Candence, Mentor Graphics, Or CAD, Synopsys, Synplicity 和 Viewlogic 等公司提供的其他多種 EDA 工具接口。 MAX+PLUS Ⅱ編譯器可在 PC 機及各種工作站平臺上運行，這使MAX+PLUSⅡ成為工業(yè)界唯一與平臺和結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。 由于本設(shè)計過程中主要用到文本輸入所以這里就介紹文本輸入的基本操作首先選擇菜單“ File”→“New…” ， 出現(xiàn)一個對話框，在框中選中“Text Editor file”，按 “OK”按鈕，即選中了文本編輯方式。在出現(xiàn)的“UntitledText Editor”文本 編輯窗口中輸入程序 。 輸入完畢后 ，選擇菜單“ File→Save” ，首先在 “Directories”目錄中選擇存放本文件的目錄，然后在 “File Name”框中輸入文件名， 此時要注意，文件名的后綴是“ .vhd”，然后按 “OK”按鈕，即把輸入的文件放在 “Directories”目錄中了。 文件的后綴名將決定使用的語言形式，在 MAX+PLUSⅡ 中，后綴為 .VHD 表示 VHDL文件；后綴為 .TDF 表示 AHDL 文件；后綴為 .V 表示 Verilog 文件。 文件存盤后，需要進行編譯、仿真。此時先選擇“ FILE” → “ PROGECT”→ “ SET PROGECT TO CURRENT FILE”即將當(dāng)前文件設(shè)為當(dāng)前工程。然后在選擇“ MAX+PLUSⅡ” → “ piler”，之后再點擊“ start”進行編譯。在編譯之前，可先進行功能仿真。在點擊“ piler”之后， 在菜單欄中選擇“ processing” ,出現(xiàn)下拉菜單，在“ Function SNF extractor”前打第一章 緒 論 13 對號即選擇了功能仿真，再 開始編譯。此時若會提示有無錯誤，若無錯誤則編譯成功，否則就 會出現(xiàn)錯誤提示，我們可根據(jù)提示進行修改，直到無錯誤為止。之后，再 去掉“ Function SNF .extractor”前的對號，進行時序仿真。 為了能在圖形編輯器中調(diào)用我們所需要的模塊 ，需要為 次模塊 創(chuàng)建一個元件圖形符號。選擇菜單 “File”→“Creat Default Symbol” ， MAX+PLUSⅡ 出現(xiàn)一個對話框，詢問是否將當(dāng)前工程設(shè)為 我們所需要的文件 ，可按下“確定 ”按鈕。這時 MAX+PLUSⅡ 調(diào)出編譯器對 剛才的文件 進行編譯，編譯后生成 對應(yīng) 的圖形符號。如果源程序有錯，要對源程序進行修改，重復(fù)上面的步驟，知道此元件符號創(chuàng)建成功。成功后出現(xiàn)元件符號創(chuàng)建成功的對話框。退出編譯器，再退出編譯器，回到主窗口。 第二章 方案選擇與 系統(tǒng)結(jié)構(gòu) 14 第二章 方案選擇與系統(tǒng)結(jié)構(gòu) 隨著計算機、集成電路等技 術(shù)的發(fā)展與不斷完善，電子產(chǎn)品的設(shè)計方法也越來越多樣化。在交通燈信號控制器設(shè) 計過程中由于考慮到器件選擇、設(shè)計規(guī)模、電路功耗、設(shè)計是否簡單可靠等諸多因素，設(shè)計方案選擇如下： 方案一：采用數(shù)字邏輯電路制作，用 IC 拼湊焊接實現(xiàn)。其特點是直接用現(xiàn)成的 IC 組合而成，簡單方便 ，但由于使用的器件較多，連線復(fù)雜，體積大，功耗大，焊點和線路較多將使成品穩(wěn)定度與精確度大打折扣。 方案二：采用單片機實現(xiàn)，通過軟件編程，仿真后將程序用編輯器寫入到單片機芯片上，該 方案成本低，穩(wěn)定度好，但外圍電路也較多，調(diào)試不夠直觀方便靈活。 方案三：采用可編程邏輯器件（ PLD）制作，利用 EDA 軟件編程，下載 實現(xiàn)。將所有器件集成在一塊芯片上，體積大大減小的同時，還提高了穩(wěn)定性，并且可應(yīng)用 EDA 軟件仿真，調(diào)試，每個設(shè)計人員可以充分利用軟件代碼，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本。易于進行功能擴展，可以利用頻率計的核心技術(shù)，改造成其它成品。實現(xiàn)方法靈活，調(diào)試方便，修改容易。 比較以上幾種方案，易見采用方案三更優(yōu)。 根據(jù)設(shè)計的規(guī)模及實現(xiàn)可操作性，方案三的設(shè)計中具體方法與器件的選擇如下 ： 可編程邏輯器件 (PLD)包括復(fù)雜可編程邏輯器件 (CPLD)和現(xiàn)場可編程門陣列（ FPGA），兩者的功能基本相同，只是實現(xiàn)原理略有不同。 CPLD 最早由 Altera公司推出，多為 Flash、 EEPROM 架構(gòu)或乘積項架構(gòu)的 PLD。 FPGA 最早由 Xilinx公司推出，多為 SRAM 架構(gòu)或查表（ Look Up Table）架構(gòu)，需要外接配置用的EPROM 下載。兩者的比較如下： CPLD 與 FPGA 的相同點 CPLD 與 FPGA 在很大程度上具有類似之處，概括起來可以 認為它們都是由三個部分組成：輸入 /輸出單元、二維邏輯 塊陣列（是 PLD 器件的邏輯組成的核心）、可編程內(nèi)部連線。 第二章 方案選擇與 系統(tǒng)結(jié)構(gòu) 15 CPLD 與 FPGA 的差別 CPL