【文章內(nèi)容簡介】 的工作大部分是在電腦上完成的。打開集成開發(fā)軟件（ Altera 公司 Max+pluxII）→ 畫原理圖，寫硬件描述語言（ VHDL， Verilog） → 編譯 → 給出邏輯電路的輸入本文研究平臺簡介 激勵信號，進行仿真，查看邏輯輸出結(jié)果是否正確 → 進行管腳輸出，輸出鎖定 →生成代碼 → 通過下載電纜將代碼傳送并存儲在 CPLD 芯片中。 EPM7128SLC8415芯片介紹 EPM7128SLC8415隸屬于 ALTERA公司所生產(chǎn)的 MAX7000系列產(chǎn)品。它是在 ALTERA公司的第二代 MAX結(jié)構(gòu)基礎(chǔ)上，采用先進的氧化物半導體EEPROM技術(shù)制造的?？扇菁{各種各樣、獨立的組合邏輯和時序邏輯函數(shù)?？梢钥焖俣行У闹匦戮幊蹋⒈ＷC可編程擦除 100次。 EPM7128SLC8415包含 128個宏單元，每 16個宏單元組成一個邏輯陣列塊，同時，每個宏單元有一個可編程的 “與 ”陣和固定的 “或 ”陣，以及一個具有獨立可編程時鐘、時鐘使能、清除和置位功能的可配置觸發(fā)器。 圖 21 是某頻率計用到 EPM7128SLC8415 時的連線圖。可以看到該 CPLD的 84 個管腳，大部分都是 I/O 口，接線時只需要注意電源、接地、時鐘等特殊管腳即可，其他的輸入輸出信號可以接入任意 I/O 口。 圖 21EPM7128SLC8415 結(jié)構(gòu)圖 VHDL硬件編 輯語言 VHDL 語言是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。設(shè)計者可以利用這種語言來描述自己的設(shè)計思想，然后 利用電子設(shè)計自動化西安交通大學城市學院本科生畢業(yè)設(shè)計 （論文） 工具進行仿真，再自動綜合到門級電路，最后使用 PLD 實現(xiàn)其功能。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 除了含有許多具有硬件特征的語句外， VHDL 的語言形式，描述風格和句法等與一般的計算機高級語言十分類似。 VHDL語言設(shè)計特點 ⑴ 覆蓋面廣，描述能力強，用于復雜的，多層次的設(shè)計，支持設(shè)計庫和設(shè)計的重復使用。在 VHDL 語言中，設(shè)計的原始描述 可以非常簡練，經(jīng)過層層加強后 ，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。 ⑵ 具有良好的可讀性，既容易被計算機接受，也容易被讀者了解。 ⑶ 支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。一個大規(guī)模的設(shè)計不可能由一個人獨立完成，必須由多人共同承擔， VHDL 為設(shè)計的分解和設(shè)計的再利用提供可有力的支持。 ⑷ 使用期長，不會因工藝變化而使描述過時。因為 VHDL 的硬件描述與工藝無關(guān)，當工藝改變時，只需修改相應(yīng)程序中的屬性參數(shù)即可。 ⑸ 有豐富的軟件支持 VHDL 的綜合和仿真，從而能在設(shè)計階段就能發(fā)現(xiàn)設(shè)計中的錯誤，縮短設(shè)計時間，降低 成本。 ⑹ 硬件獨立，一個設(shè)計可用于不同的硬件結(jié)構(gòu)，而且設(shè)計時不必了解過多的硬件細節(jié)。 VHDL語言設(shè)計流程 VHDL 是 IEEE 所確認的一種標準化硬件描述語言，它在設(shè)計描述過程中有一定的設(shè)計流程可以遵循。一般來講， VHDL 的設(shè)計流程主要包括一下幾個步驟： 1. 設(shè)計規(guī)范的定義 采用 VHDL 進行設(shè)計描述之前，設(shè)計人員首先要對電子系統(tǒng)的設(shè)計目的和設(shè)計要求有一個明確，清晰的認識，然后形成具體的設(shè)計規(guī)范定義，這一步驟對以后的設(shè)計來說是非常重要的。設(shè)計規(guī)范的定義相當于系統(tǒng)設(shè)計的總體方案。 2. 采用 VHDL 進行設(shè) 計描述 采用 VHDL 進行設(shè)計描述主要包括設(shè)計規(guī)劃和程序編寫的步驟。設(shè)計規(guī)劃的主要任務(wù)是進行設(shè)計方式的選擇以及是否進行模塊規(guī)劃。通常情況下，設(shè)計中采用的設(shè)計方式包括直接設(shè)計，自上而下的設(shè)計和自下而上的設(shè)計，一般采用自上而下的設(shè)計方法。模塊劃分是設(shè)計過程中一個非常重要的步驟模塊劃分的好壞直接影響最終的電路設(shè)計，因此設(shè)計人員在這一步應(yīng)該花費一定的時間，從而保本文研究平臺簡介 證模塊劃分的最優(yōu)化。 設(shè)計規(guī)劃完成后，設(shè)計人員就可以按照模塊劃分來編寫各個模塊的 VHDL 程序，然后將各個模塊的 VHDL 程序組合在一起，從而完成整個設(shè)計的 VHDL 描述。 程序仿真 在設(shè)計流程中，綜合，優(yōu)化和 裝配（或布局布線）等后續(xù)操作往往需要花費大量時間。一旦在后續(xù)工作中發(fā)現(xiàn)設(shè)計錯誤，設(shè)計人員往往需要修改 VHDL 描述，然后再重新進行綜合，優(yōu)化和裝配（或布局布線）等后續(xù)操作，如此反復，將會浪費大量的時間。因此，設(shè)計人員常常在完成編碼后采用仿真器對 VHDL設(shè)計描述進行仿真（有時稱作前仿真），這樣可以提早發(fā)現(xiàn)設(shè)計錯誤，節(jié)省時間，縮短開發(fā)周期。 ，優(yōu)化和裝配（或布局布線） 綜合是指將較高層次的抽象描述轉(zhuǎn)化到較低級別抽象的一種方法，簡單的說，就是 將設(shè)計的描述轉(zhuǎn)化成底層電路表示。通常，綜合的結(jié)果是一個網(wǎng)表或一組邏輯方程。優(yōu)化是指將設(shè)計的時延縮到最小和有效利用資源。幾乎所有的高級VHDL 綜合工具都可以使用約束條件對設(shè)計進行優(yōu)化。約束條件的設(shè)置主要包括時間約束和面積約束。 （或布局布線）后的仿真 與 VHDL 程序仿真不同，裝配后的仿真不僅要對設(shè)計描述的邏輯功能進行驗證，而且還要對設(shè)計描述的時序功能進行驗證。如果時序不能滿足，那么需要回到前面的步驟重新進行操作。通常，裝配后的仿真稱作后仿真。 器件編程就是將設(shè)計描述經(jīng)過編譯，綜合 ，優(yōu)化和裝配后的結(jié)果，經(jīng)過一定的映射，轉(zhuǎn)化成器件編程所需要的數(shù)據(jù)文件格式，然后通過燒片器或下載電纜將數(shù)據(jù)文件下載到器件中的過程。 VHDL的描述風格 1. 行為描述 結(jié)構(gòu)體的行為描述表示輸入與輸出之間轉(zhuǎn)換的關(guān)系，是對設(shè)計實體按計算的路徑來描述。行為描述在 EDA 工程中稱為高層次描述或高級描述。一般來說，采用行為描述方式的 VHDL 程序主要用于系統(tǒng)教學模型的仿真或系統(tǒng)工作原理的仿真。常用順序語句描述有進程，過程和函數(shù)。 另外， 采用行為描述方式設(shè)計電路，可以降低設(shè)計難度，只需表示輸入輸出之間的關(guān)系，沒 有設(shè)計任何有關(guān)的電路組成和門級電路。 設(shè)計者只需寫出源程序，而挑選電路方案的工作有 EDA 軟件自動完成，最西安交通大學城市學院本科生畢業(yè)設(shè)計 （論文） 終的電路優(yōu)化程度往往取決于綜合軟件的技術(shù)水平和器件支持能力。當電路的規(guī)模較大或需要描述復雜邏輯關(guān)系時，應(yīng)首先考慮用行為描述方式設(shè)計電路。 如果設(shè)計結(jié)果不能滿足資源占有率的要求，則應(yīng)改變描述方式。 2. 數(shù)據(jù)流描述 結(jié)構(gòu)體的數(shù)據(jù)流描述也稱為 RTL 描述方式， RTL 是寄存器轉(zhuǎn)換層次的簡稱。RTL 描述是以規(guī)定設(shè)計中的各種寄存器形式為特征，然后在寄存器之間插入組合邏輯。 VHDL 的 RTL 描述方式類似于布爾方程，可以描述 時序電路，也可以描述組合電路。它反映了從輸入數(shù)據(jù)到輸出數(shù)據(jù)之間所發(fā)生的邏輯變換，或者說描述了數(shù)據(jù)流程的運動路徑，運動方向和運動結(jié)果。 RTL 描述主要采用并行信號賦值語句描述。 3. 結(jié)構(gòu)化描述 結(jié)構(gòu)體的結(jié)構(gòu)化描述給出了實體內(nèi)部結(jié)構(gòu)，它所包含的模塊和元件及其互聯(lián)關(guān)系，與實體外部引線的對應(yīng)關(guān)系。結(jié)構(gòu)化描述是使用元件例化語句或生成語句，完成元件互連的描述。 原件的定義或使用聲明及元件例化是用 VHDL 實現(xiàn)層次化，模塊化設(shè)計的手段。與傳統(tǒng)的原理圖設(shè)計輸入方式相仿，在綜合時， VHDL 實現(xiàn)層次化，模塊化設(shè)計的手段與傳統(tǒng) 的原理圖設(shè)計輸入方式相仿。在綜合時， VHDL 綜合器會根據(jù)相應(yīng)的元件聲明，搜索與元件同名的實體，將此實體合并到生成的門級網(wǎng)表中。 選擇 VHDL硬件描述語言設(shè)計的優(yōu)勢 首先，簡單地介紹一下什么是 VHDL 硬件描述語言。 VHDL 的英文全稱是VHSIC（ Very High Speed Integrated Circuit） Hardware Description Language。是EDA 設(shè)計中使用最多的語言之一，它具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大地簡化了硬件 設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。 其次，這次設(shè)計選用 VHDL 硬件描述語言的優(yōu)勢就在于傳統(tǒng)的用原理圖設(shè)計電路的方法具有直觀形象的優(yōu)點，但如果所設(shè)計系統(tǒng)的規(guī)模比較大，或者設(shè)計軟件不能提供設(shè)計者所需的庫單元時，這種方法就顯得很受限制了。而且用原理圖表示的設(shè)計，通用性、可移植性也比較弱，所以在現(xiàn)代的設(shè)計中，越來越多地采用了基于硬件描述語言的設(shè)計方式。利用硬件描述語言來設(shè)計電路，使探測各種設(shè)計方案變成一件很容易的事，因為只需要對描述語言進行修改，這比更改電本文研究平臺簡介 路原理圖要容易實現(xiàn)得多。 VHDL 語言能夠成為標準化的硬件 描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來 ,VHDL 語言主要具有以下優(yōu)點： ⑴ VHDL 語言功能強大 , 設(shè)計方式多樣 VHDL 語言具有強大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復雜的硬件電路。同時 , 它還具有多層次的電路設(shè)計描述功能。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn) , 這是其他硬件描述語言所不能比擬的。 VHDL 語言設(shè)計方法靈活多樣 , 既支持自頂向下的設(shè)計方式 , 也支持自底向上的設(shè) 計方法 。 既支持模塊化設(shè)計方法 , 也支持層次化設(shè)計方法。 ⑵ VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。 VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大 的自由度。 ⑶ VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在 : 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 ⑷ VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時 , 設(shè)計人員并不需要首先考慮選擇進行設(shè)計的器件。這樣做的好處是可以使設(shè)計人員集中精力進行電路設(shè)計的優(yōu)化 , 而不需要考慮其他的問題。當硬件電路的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 ⑸ VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設(shè)計方法。在設(shè)計過程中 , 設(shè)計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計 , 而是一些模塊的累加。這些模塊可西安交通大學城市學院本科生畢業(yè)設(shè)計 （論文） 以預先設(shè)計或者使用以前設(shè)計中的存檔模塊 , 將這些模塊存放在庫中 , 就可以在以后的設(shè)計中進行復用。 Quartus Ⅱ 簡介 Quartus174。 II design 是最高級和復雜的， 用于 systemonaprogrammablechip (SOPC) 的設(shè)計環(huán)境。 QuartusII design 提供完善的 timing closure 和 LogicLock? 基于塊的設(shè)計流程。 QuartusII design 是唯一一個包括以 timing closure 和 基于塊的設(shè)計流為基本特征的 programmable logic device (PLD)的 軟件 。 Quartus II 設(shè)計 軟件 改進了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供 FPGA 與 maskprogrammed devices 開發(fā)的統(tǒng)一工作流程 。 Altera Quartus II 作為 一種可編程邏輯 的設(shè)計環(huán)境 , 由于其強大的設(shè)計能力和直觀易用的接口，越來越 受到數(shù)字系統(tǒng)設(shè)計 者的歡迎。當前官方提供下載的最新版本是 。 Altera Quartus II （ 和更高版本） 設(shè)計軟件 是業(yè)界唯一提供 FPGA 和固定功能 HardCopy 器件統(tǒng)一設(shè)計流程的設(shè)計工具。工程師使用同樣的低價位工具對 Stratix FPGA 進行功能驗證 和原型設(shè)計 ，又可以設(shè)計 HardCopy Stratix 器件用于批量成品。 系統(tǒng)設(shè)計者現(xiàn)在能夠用 Quartus II 軟件評估 HardCopy Stratix 器件的性能和功耗，相應(yīng)地進行最大吞吐量設(shè)計。 Altera 的 Quartus II 可編程邏輯 軟件屬于 第四代 PLD 開發(fā)平臺。該平臺支持一個 工作組環(huán)境 下的設(shè)計要求，其中包括支持基于 Inter 的協(xié)作設(shè)計。 Quartus平臺與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA供應(yīng)商的開發(fā)工具相兼容。改進 了軟件 的 LogicLock 模塊設(shè)計功能 ，增添 了FastFit 編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 本文研究平臺簡介 西安交通大學城市學院本科生畢業(yè)設(shè)計 （論文） 第 三