【文章內(nèi)容簡(jiǎn)介】 輯功能是否正確,同時(shí)測(cè)試目標(biāo)器件在最差情況下的時(shí)延。這一查錯(cuò)過程對(duì)于檢驗(yàn)組合邏輯電路的競(jìng)爭(zhēng)冒險(xiǎn)和時(shí)序邏輯電路的時(shí)序、時(shí)延等至關(guān)重要。（4）器件編程當(dāng)電路設(shè)計(jì)、校驗(yàn)之后,MAX+plusⅡ的Programmer將編譯器所生成的編譯文件下載到具體的CPLD器件中,即實(shí)現(xiàn)目標(biāo)器件的物理編程結(jié)構(gòu)流程圖如下所示：三 基于VHDL交通燈控制器設(shè)計(jì)和仿真（一） 設(shè)計(jì)思想介紹欲設(shè)計(jì)一個(gè)由一條主干道和一條支干道的匯合點(diǎn)形成的十字交叉路口的交通燈控制器，具體要求如下：,支干道各設(shè)一個(gè)黃，綠，紅指示燈，兩個(gè)顯示數(shù)碼管。 ，主干道處于常允許通行狀態(tài)。，主干道狀態(tài)燈由“紅—綠—黃”周期顯示，支干道狀態(tài)燈由“綠—黃—紅”周期顯示。、支道均有車時(shí)，主干道狀態(tài)燈由“綠—黃—紅”周期顯示，支干道狀態(tài)燈由“紅—綠—黃”周期顯示。，支干道允許通行（綠燈）時(shí)間均為35S，禁止通行（紅燈）時(shí)間均為39S,每次由亮綠燈到亮紅燈的轉(zhuǎn)換過程中，要亮4S的黃燈作為過渡，并進(jìn)行減計(jì)時(shí)顯示。： 基于VHDL交通燈信號(hào)控制設(shè)計(jì)結(jié)構(gòu)原理圖（二）系統(tǒng)各功能模塊的實(shí)現(xiàn)：主要對(duì)clock時(shí)鐘的每一上升沿計(jì)數(shù)，即實(shí)現(xiàn)秒計(jì)數(shù)。除此之外，還實(shí)現(xiàn)了對(duì)整個(gè)交通燈的狀態(tài)控制。 計(jì)數(shù)器模塊圖形文件模塊功能實(shí)現(xiàn)主要程序部分見附錄1 ： 實(shí)現(xiàn)對(duì)整個(gè)交通燈的功能控制，包括監(jiān)控主干道，支干道是否有普通車輛或特殊車輛通過；紅，黃，綠燈狀態(tài)轉(zhuǎn)變以及持續(xù)時(shí)間倒計(jì)時(shí)控制。 控制器模塊圖形文件 模塊功能實(shí)現(xiàn)主要程序部分見附錄2.： 實(shí)現(xiàn)對(duì)紅，黃，綠燈狀態(tài)持續(xù)時(shí)間的分位作用，讓兩個(gè)數(shù)碼管能分別顯示十位，個(gè)位。 控制器模塊圖形文件模塊功能實(shí)現(xiàn)主要程序部分見附錄3.（三）系統(tǒng)綜合設(shè)計(jì)與仿真 ： 頂層文件原理圖2. MAX+PLUS ： 交通燈信號(hào)控制仿真波形Clock:時(shí)鐘輸入；Hold：特殊車輛監(jiān)控鍵。高電平時(shí)表示有特殊車輛通過，此時(shí)，主干道，支干道全變?yōu)榧t燈狀態(tài)且計(jì)數(shù)停止，變?yōu)榈碗娖胶笥?jì)數(shù)恢復(fù)正常。Mr: 主干道車量監(jiān)控鍵，高電平時(shí)表示有車連通過，反之則表示無。Br: 支干道監(jiān)控鍵，高電平時(shí)表示有車連通過，反之則表示無。Reset:數(shù)碼管計(jì)數(shù)復(fù)位鍵，高電平時(shí)所有計(jì)數(shù)恢復(fù)到初始狀態(tài)。R,G,Y,R1,G1,Y1分別表示主，支干道的紅，綠，黃燈。（四） 軟件調(diào)試過程中遇到的問題 由于大學(xué)期間應(yīng)用到VHDL的編程的設(shè)計(jì)較少，因此對(duì)VHDL沒有過系統(tǒng)的學(xué)習(xí)，實(shí)踐經(jīng)驗(yàn)就更少，以致在學(xué)習(xí)實(shí)踐過程中碰到了不少問題，但隨著學(xué)習(xí)的逐漸深入，不斷的練習(xí)實(shí)踐，這些問題也逐步解決了。1. 程序編譯過程中遇到的問題（1）首次編譯成功一個(gè)程序后，緊接著編譯第二個(gè)程序，提示框顯示編譯成功，可是在做頂層文件原理圖仿真時(shí)，一直提示有錯(cuò)誤。后來經(jīng)過仔細(xì)檢查才發(fā)現(xiàn)，原來我編譯第二個(gè)程序時(shí)，沒有把工作文件設(shè)我當(dāng)前文件。（2）編譯文件時(shí)，跳出“type in waveform element must be “std_logic_vector”” 錯(cuò)誤提示框。后來經(jīng)過不斷查閱相關(guān)書籍，終于發(fā)現(xiàn)了問題所在：VHDL語言是一種強(qiáng)類型語言，對(duì)每個(gè)常數(shù)，變量，信號(hào)等的數(shù)據(jù)類型都有一個(gè)要求，只有相同數(shù)據(jù)類型的量，才能相互傳遞。我所編寫的程序數(shù)據(jù)輸出類型是std_logic_vector（），而信號(hào)聲明的數(shù)據(jù)類型為Integer，在數(shù)據(jù)傳遞過程中，我沒有經(jīng)過任何轉(zhuǎn)變，直接將信號(hào)值賦予輸出變量，所以出現(xiàn)了以上錯(cuò)誤提示框。在所有數(shù)據(jù)類型更改為一致后，這個(gè)問題也就迎刃而解了。 將編譯成功的文件進(jìn)行波形仿真后，發(fā)現(xiàn)輸出信號(hào)的波形為一條直線，就是說沒有信號(hào)輸出。點(diǎn)擊“放大鏡”或者用鼠標(biāo)拖動(dòng)波形圖下方滾動(dòng)條，還是沒有波形變化。后來才發(fā)現(xiàn)原來我設(shè)置的“End time”太小了，以至于不能顯示完整的波形。解決方案：在波形文件下，點(diǎn)擊軟件“EDIT”下拉菜單，選擇“End time…”，將其時(shí)間設(shè)的大些；同時(shí)也可以在波形文件下，選擇菜單“Option”下拉菜單，點(diǎn)擊“Grid size”將時(shí)鐘周期設(shè)置小些。四 系統(tǒng)調(diào)試與實(shí)現(xiàn)（一）GW48CK系統(tǒng)概述1．含Multitask Reconfiguration電路結(jié)構(gòu)（多功能重配置結(jié)構(gòu)，本公司設(shè)備特有）。該電路結(jié)構(gòu)由CPLD和單片機(jī)聯(lián)合控制，能僅通過一個(gè)鍵，完成純電子切換（有的產(chǎn)品只能通過許多機(jī)械開關(guān)手動(dòng)切換）的方式選擇12種不同的實(shí)驗(yàn)系統(tǒng)硬件電路連接結(jié)構(gòu)，大大提高了實(shí)驗(yàn)系統(tǒng)的連線靈活性，但又不影響系統(tǒng)的工作速度（手工插線方式雖然靈活，但嚴(yán)重影響系統(tǒng)速度和電磁兼容性能，不適合高速FPGA/SOPC等電子系統(tǒng)實(shí)驗(yàn)設(shè)計(jì)）。2．6大FPGA/CPLD公司下載功能和自動(dòng)識(shí)別功能，即能對(duì)不同公司的FPGA/CPLD都可進(jìn)行實(shí)驗(yàn)開發(fā)（此亦為本公司EDA產(chǎn)品特有的功能），如Altera、Xilinx、Lattice、Vantis、Atmel等；3．FPGA/CPLD萬能接插口；智能譯碼模塊； 4．1Hz—50MHz標(biāo)準(zhǔn)時(shí)鐘源； 數(shù)字頻率計(jì)； 5．含VGA、UART、PS/FPGA/單片機(jī)等接口； 6．符合一般教學(xué)大綱的A/D和D/A；311構(gòu)成的A/D；7．177。15； 8．良好電磁兼容性的SX8200J高速高密主板；9．用于信號(hào)發(fā)生器實(shí)驗(yàn)的有源濾波； 10．除所有常規(guī)數(shù)字系統(tǒng)設(shè)計(jì)及驗(yàn)證性實(shí)驗(yàn)外，還包括許多設(shè)計(jì)與創(chuàng)新型實(shí)驗(yàn)項(xiàng)目，如VGA口、PS/硬件RS23FPGA對(duì)PC機(jī)通信、FPGA/CPLD開發(fā)、電子設(shè)計(jì)競(jìng)賽培訓(xùn)與開發(fā)等40余種典型EDA實(shí)驗(yàn)項(xiàng)目，11．可以配不同規(guī)模的適配板，F(xiàn)PGA、CPLD、或模擬EDA（ispPAC）（二） GW48CK系統(tǒng)工作原理 ： GW48CK系統(tǒng)結(jié)構(gòu)原理圖1．BL1：實(shí)驗(yàn)或開發(fā)所需的各類基本信號(hào)發(fā)生模塊。其中包括最多至8通道的單次脈沖信號(hào)發(fā)生器、高低電平信號(hào)發(fā)生器、BCD碼或16進(jìn)制碼（8421碼）信號(hào)發(fā)生器。所有這些信號(hào)的發(fā)生主要由BL6主控單元產(chǎn)生，并受控于系統(tǒng)板上的8個(gè)控制鍵。 2．BL5：CPLD/FPGA輸出信息顯示模塊，其中包括直通非譯碼顯示、BCD七段譯碼顯示、16進(jìn)制全碼七段譯碼顯示、兩組8位發(fā)光管顯示、16進(jìn)制輸入信號(hào)顯示指示、聲響信號(hào)指示等。同樣，所有這些顯示形式及形式的變換皆由BL6轉(zhuǎn)換和獨(dú)立控制。 3．在BL6的監(jiān)控程序中安排了多達(dá)12種形式各異的信息矢量分布，即“電路重構(gòu)軟配置”。由此可見，雖然GW48系統(tǒng)從硬件結(jié)構(gòu)上看，是一個(gè)完全固定下來的實(shí)驗(yàn)系統(tǒng)，但其功能結(jié)構(gòu)卻等同于12套實(shí)驗(yàn)接口迥異的實(shí)驗(yàn)系統(tǒng)（參見第二節(jié)）。 4．BL3：此模塊主要是由一目標(biāo)芯片適配座以及上面的CPLD/FPGA 目標(biāo)芯片和編程下載電路構(gòu)成。通過更換目標(biāo)板，就能對(duì)多種目標(biāo)芯片進(jìn)行實(shí)驗(yàn)。5．BL6使GW48系統(tǒng)的應(yīng)用結(jié)構(gòu)靈活多變，實(shí)際應(yīng)用中，該模塊自動(dòng)讀取BL7的選擇信息，以確定信息矢量分布。實(shí)驗(yàn)前，可根據(jù)實(shí)驗(yàn)類型，以及所需的CPLD/FPGA 目標(biāo)芯片的I/O接口位置，從14張實(shí)驗(yàn)電路結(jié)構(gòu)圖中找到相適應(yīng)的實(shí)驗(yàn)系統(tǒng)功能結(jié)構(gòu)，并將該圖的編號(hào)鍵入BL7，系統(tǒng)即刻進(jìn)入了所需要的接口和實(shí)驗(yàn)?zāi)Ｊ健?（三）實(shí)驗(yàn)電路及管腳定義：本次交通燈設(shè)計(jì)使用的是GW48—CK型EDA實(shí)