【正文】 D)包括復(fù)雜可編程邏輯器件 (CPLD)和現(xiàn)場可編程門陣列（ FPGA），兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同。實(shí)現(xiàn)方法靈活，調(diào)試方便，修改容易。將所有器件集成在一塊芯片上，體積大大減小的同時(shí)，還提高了穩(wěn)定性，并且可應(yīng)用 EDA 軟件仿真，調(diào)試，每個(gè)設(shè)計(jì)人員可以充分利用軟件代碼，提高開發(fā)效率，縮短研發(fā)周期，降低研發(fā)成本。 方案二：采用單片機(jī)實(shí)現(xiàn)，通過軟件編程，仿真后將程序用編輯器寫入到單片機(jī)芯片上，該 方案成本低，穩(wěn)定度好，但外圍電路也較多，調(diào)試不夠直觀方便靈活。在交通燈信號控制器設(shè) 計(jì)過程中由于考慮到器件選擇、設(shè)計(jì)規(guī)模、電路功耗、設(shè)計(jì)是否簡單可靠等諸多因素，設(shè)計(jì)方案選擇如下： 方案一：采用數(shù)字邏輯電路制作，用 IC 拼湊焊接實(shí)現(xiàn)。退出編譯器，再退出編譯器，回到主窗口。如果源程序有錯(cuò)，要對源程序進(jìn)行修改，重復(fù)上面的步驟，知道此元件符號創(chuàng)建成功。選擇菜單 “File”→“Creat Default Symbol” ， MAX+PLUSⅡ 出現(xiàn)一個(gè)對話框，詢問是否將當(dāng)前工程設(shè)為 我們所需要的文件 ，可按下“確定 ”按鈕。之后，再 去掉“ Function SNF .extractor”前的對號，進(jìn)行時(shí)序仿真。在點(diǎn)擊“ piler”之后， 在菜單欄中選擇“ processing” ,出現(xiàn)下拉菜單，在“ Function SNF extractor”前打第一章 緒 論 13 對號即選擇了功能仿真，再 開始編譯。然后在選擇“ MAX+PLUSⅡ” → “ piler”，之后再點(diǎn)擊“ start”進(jìn)行編譯。 文件存盤后，需要進(jìn)行編譯、仿真。 輸入完畢后 ，選擇菜單“ File→Save” ，首先在 “Directories”目錄中選擇存放本文件的目錄，然后在 “File Name”框中輸入文件名， 此時(shí)要注意，文件名的后綴是“ .vhd”，然后按 “OK”按鈕，即把輸入的文件放在 “Directories”目錄中了。 由于本設(shè)計(jì)過程中主要用到文本輸入所以這里就介紹文本輸入的基本操作首先選擇菜單“ File”→“New…” ， 出現(xiàn)一個(gè)對話框，在框中選中“Text Editor file”，按 “OK”按鈕，即選中了文本編輯方式。 MAX+PLUSⅡ借助 EDIF 網(wǎng)表文件， SRAM 目標(biāo)文件 (.sof), LPM 和 VHDL 能與 Candence, Mentor Graphics, Or CAD, Synopsys, Synplicity 和 Viewlogic 等公司提供的其他多種 EDA 工具接口。編譯和仿真經(jīng)檢驗(yàn)無誤后，就可以進(jìn)行燒錄，把設(shè)計(jì)程序下載到目的芯片中 。 SNF 文件詳細(xì)記錄了當(dāng)前適配的延時(shí)和邏輯功能的信息，可用于對設(shè)計(jì)進(jìn)行時(shí)序仿真。 在適配（ Fitter）之后， MAX+PLUSⅡ生成供時(shí)序仿真用的不同格式的網(wǎng)表文件。 MAX+PLUSⅡ具有的新、舊宏功能模塊及在平臺的幫助菜單，十分便于設(shè)計(jì)者運(yùn)用這些模塊完成較復(fù)雜的設(shè) 計(jì)。從而對大多數(shù)設(shè)計(jì)提供解決方案。其中最為先進(jìn)的 FLEX系列采用獨(dú)特的快通道技術(shù)，使得器件的可 預(yù)測性大大增強(qiáng)，速度也得到提高，資源利用率達(dá) 70%左右時(shí)， FLEX1OK 系列可以提供 70MHz 左右的工作速度。 MAX+PLUSⅡ擁有良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。 MAX+PLUSⅡ界面友好，使用方便、易用易學(xué)； 它支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對使用不同輸入設(shè)計(jì)方式完成的工程模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問題。MAX+PLUSⅡ的具體功能主要包括：支持原理圖和文本（ AHDL、 VHDL、Verilog HDL）設(shè)計(jì)；自帶綜合器、仿真器；支持波形輸入；支持波形模擬；時(shí)間分析；編譯及下載。也可采用比較直觀的圖形輸入方式設(shè)計(jì)輸入； （ 3） 將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的 VHDL 文件； （ 4） 進(jìn)行代碼 級的功能仿真（不涉及硬件結(jié)構(gòu)），主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性； （ 5）利用綜合器對 VHDL 源代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件； （ 6）時(shí)序仿真 ； （ 7）適配（產(chǎn)生下載文件、仿真文件、適配技術(shù)報(bào)告）； 第一章 緒 論 11 （ 8）下載到 FPGA 器件。 FLEX10K 系列器件內(nèi)部信號的互連是通過行列快速互連通道和 LAB 局部互連通道實(shí)現(xiàn)的 。位于行和列兩端的 I/O 單元。 EAB 也可編程作 為大型的復(fù)雜邏輯功能查找表， 實(shí)現(xiàn)乘法器、微控制器、狀態(tài)機(jī)、數(shù)字信號處理等復(fù)雜的邏輯功能。 嵌入 陣列塊 EAB 是由 RAM/ROM 和相關(guān)的輸入、輸出寄存器構(gòu)成。每個(gè) LAB 在器件中是獨(dú)立的一個(gè)模塊， LAB 中的LE 具有共同的輸入、互連與控制信號。 邏輯單元 LE 是 FLEX10K 系列器件結(jié)構(gòu)中最小的邏輯單元，每個(gè) LE含有一個(gè)提供 4 輸入組合邏輯函數(shù)的查找表（ LUT—Look Up Table），以及一個(gè)能提供時(shí)序邏輯能力的可編程寄存器。主要有嵌入式陣列快第一章 緒 論 10 EAB(Embedded Array Block)、邏輯陣列塊 LAB(Logic Array Block)、行列快速互連通道和 I/O 單元 幾部分組成。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。 可編程連線陣列 可編程連線陣列的作用是 在各邏輯宏單元之間以及邏輯宏單元和 I/O單元之間提供互連網(wǎng)絡(luò)。 可編程 I/O 單元 I/O 單元是內(nèi)部信號到 I/O 引腳的接口部分。 CPLD 除了密度高之外，許多優(yōu)點(diǎn)都反映在邏輯宏單元上。 CPLD 結(jié)構(gòu)與工作原理 基于乘積項(xiàng)陣列型 CPLD 的基本結(jié)構(gòu)如圖 12 所示，主要有可編程內(nèi)部連線、邏輯塊和 I/O 單元組成。所生產(chǎn)的產(chǎn)品多種多樣，器件的結(jié)構(gòu)也有很大的差異，但大多數(shù)公司的 CPLD 仍使用基于乘積項(xiàng)的陣列型單元結(jié)構(gòu)。尤其是在 CPLD 中引入系統(tǒng)編程（ ISP， In Syste m Programmable）技術(shù)后，使 CPLD 的應(yīng)用更加方便靈活，深受設(shè)計(jì)人員的青睞，現(xiàn)已成為電子系統(tǒng)設(shè)計(jì)的首選器件之一。 第一章 緒 論 8 圖 11 VHDL 程序設(shè)計(jì)基本結(jié)構(gòu) CPLD簡介 復(fù)雜可編程邏輯器件（ CPLD, Complex Programmable Logic Device）是在 EPLD(Erasable Programmable Logic Device)的基礎(chǔ)上改進(jìn)而發(fā)展起來的，大多采用 CMOS EPROM/EEPROM 和快閃存儲器等編程技術(shù)，因而具有高密度、高速度和低功耗等優(yōu)點(diǎn)。 如何才算一個(gè)完整的 VHDL 程序（設(shè)計(jì)實(shí)體），并沒有完全一致的結(jié)論，因?yàn)椴?同的程序設(shè)計(jì)目的可以有不同的程序設(shè)計(jì)結(jié)構(gòu)，通常認(rèn)為，一個(gè)完整的 設(shè)計(jì)實(shí)體的最低要求應(yīng)該能為 VHDL 綜合器所接受，并能作為一個(gè)獨(dú)立設(shè)計(jì)單元，即以單元的形式存在的 VHDL 程序。至少應(yīng)包括三個(gè)基本組成部分：庫、程序包使用說明，實(shí)體說明和實(shí)體對應(yīng)的結(jié)構(gòu)體說明。如果設(shè) 計(jì)的目標(biāo)是想將設(shè)計(jì)綜合到高密度現(xiàn)場可編程邏輯器件中，那么， VHDL 可以高效的使設(shè)計(jì)產(chǎn)品快速上市 。設(shè)計(jì)人員可以采用 VHDL 進(jìn)行一個(gè)完整的設(shè)計(jì)描述，同時(shí)可以對它進(jìn)行綜合，生成選定器件結(jié)構(gòu)的邏輯功能；然后再對設(shè)計(jì)結(jié)果進(jìn)行評估，從而選擇適合于設(shè)計(jì)要求的邏輯器件。 具有良好的性能評估能力；獨(dú)立于器件和工藝的設(shè)計(jì)和可移植性允許設(shè)計(jì)人員采用不同的器件結(jié)構(gòu)、工藝水平和綜合工具等來對自己的設(shè)計(jì)進(jìn)行評估。 具有良好的可移植能力： VHDL 的可移植能力體現(xiàn)在：對于同一個(gè)設(shè)計(jì)描述，它可以從一個(gè)仿真工具移植到另一個(gè)仿真工具進(jìn)行仿真；可以從一個(gè)綜合工具移植到另一個(gè)綜合工具進(jìn)行綜合；可以從一個(gè)操作平臺第一章 緒 論 7 移植到另一個(gè)操作平臺上執(zhí)行。 具有獨(dú)立于器件和工藝設(shè)計(jì)的能力： VHDL 允許設(shè)計(jì)人員生成一個(gè)設(shè)計(jì)而并不需要首先選擇一個(gè)用于實(shí)現(xiàn)設(shè)計(jì)的器件；對于一個(gè)相同的設(shè)計(jì)描述，設(shè)計(jì)人員實(shí)際上可以采用不同的器件結(jié)構(gòu)來實(shí)現(xiàn)設(shè)計(jì)描述的功能。 具有共享與復(fù)用的能力： VHDL 采用基于庫的設(shè)計(jì)方法。強(qiáng)大的行 為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。作為一種高級硬件描述語言， VHDL 語言特點(diǎn)如下： 具有強(qiáng)大的描述能力：與其它的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力。原因是由 VHDL 強(qiáng)大的自身功能和特點(diǎn)決定的。 第一章 緒 論 6 目前國內(nèi)外硬件描述語言的種類比較多，其中廣泛應(yīng)用的硬件描述性語言有 ABEL、 AHDL、 Verilog HDL 和 VHDL。 EDA技術(shù)的設(shè)計(jì)語言 EDA 技術(shù)的設(shè)計(jì)語言的介紹 EDA 技術(shù)的設(shè)計(jì)語言是硬件描述語言，它采用軟件編程的方法來描述電子系統(tǒng)邏輯功能、電路結(jié)構(gòu)和連接方式等。其中優(yōu)化 /綜合工具是指用來完成優(yōu)化功能和邏輯綜合功能的一種開發(fā)工具。 EDA 工具在 EDA 技術(shù)應(yīng)用中占據(jù)極其重要的位置， EDA 的核心是利用計(jì)算機(jī)完成電子設(shè)計(jì)全程自動化，因此，基于計(jì)算機(jī)環(huán)境的 EDA 軟件的支持是必不可少的。新的 EDA 系統(tǒng)不僅能夠?qū)崿F(xiàn)高層次的自動邏輯綜合、版圖綜合和測試碼生成，而且可以使各個(gè)仿真器對同一個(gè)設(shè)計(jì)進(jìn)行協(xié)同仿真，進(jìn)一步提高了 EDA 系統(tǒng)的工作效率和設(shè)計(jì)的正確性。這樣，框架作為使用和配置 EDA 軟件包的規(guī)范，就可以實(shí)現(xiàn)各種 EDA 工具間的優(yōu)化組合，并集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，實(shí)現(xiàn)資源共享。框架的關(guān)鍵在于提供與硬件平臺無關(guān)的圖形用戶界面以及工具之間的通信、設(shè)計(jì)數(shù)據(jù)和設(shè)計(jì)流程的管理等，此外還應(yīng)包括各種與數(shù)據(jù)庫相關(guān)的服務(wù)項(xiàng)目。根據(jù)指定的目標(biāo)庫映射成新的網(wǎng)表。 邏輯綜合和優(yōu)化 邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計(jì)自動翻譯成門級邏輯的電路描述，做到了設(shè)計(jì)與工藝的獨(dú)立。它的突出優(yōu)點(diǎn)是：語言的公開可利用性；設(shè)計(jì)與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用和繼承等。與 傳統(tǒng)的原理圖輸入設(shè)計(jì)方法相比較，硬件描述語言更適合規(guī)模日益增大的電子系統(tǒng)，它還是進(jìn)行邏輯綜合優(yōu) 化的重要工具。最后是進(jìn)行版圖設(shè)計(jì)，即將電路圖轉(zhuǎn)換成版圖。在這一步中，希望盡可能采用規(guī)則的邏輯結(jié)構(gòu)或采用自己經(jīng)過考驗(yàn)的邏輯單元或模塊。接著進(jìn)行結(jié)構(gòu)設(shè)計(jì)，這個(gè)結(jié)構(gòu)可能包括算 術(shù)運(yùn)算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機(jī)等。 “自頂向下”（ Top_down）的設(shè)計(jì)方法由“自底向上”（ Bottom_up） 這種設(shè)計(jì)方法改變而來。 并行工程和“自頂向下 ”設(shè)計(jì)方法 根據(jù)美國防衛(wèi)分析研究所 R338 報(bào)告中的定義，所謂并行工程是指 一種系 統(tǒng)化的、集成化的、并行的產(chǎn)品及相關(guān)過程的開發(fā)模式（相關(guān)過程主要指制造和維護(hù)）。一般來說， EDA 技術(shù)的特 點(diǎn)主要包括：硬件采用工作站或者高檔計(jì)算機(jī)；軟件采用 EDA 工具，它的功能包括原理圖輸入、硬件描述語言輸入、波形輸入、仿真設(shè)計(jì)、可測試設(shè)計(jì)、邏輯綜合、形式驗(yàn)證、時(shí)序分析等方面 ；設(shè)計(jì)方法采用自頂向下的設(shè)計(jì)方法，即設(shè)計(jì)工作從高層開始，自頂層向下跨過各個(gè)層次，從而完成整個(gè)電子系統(tǒng)的設(shè)計(jì)；設(shè)計(jì)原則采用模塊化的設(shè)計(jì)思想，目的是使程序結(jié)構(gòu)清晰、便于復(fù)用和共享； EDA 工具軟件結(jié)構(gòu)采用開放性和標(biāo)準(zhǔn)化的框架，能夠?qū)崿F(xiàn)資源的共享 。采用 EDA 技術(shù)可以大大縮短電子系統(tǒng)設(shè)計(jì)的開發(fā)周期，極大的提高了工業(yè)效率。 EDA 技術(shù)是近些年來迅速發(fā)展起來的計(jì)算機(jī)硬件、微電子設(shè)計(jì)交叉的現(xiàn)代電子設(shè)計(jì)技術(shù)，它涉及到計(jì)算機(jī)操作系統(tǒng)、數(shù)據(jù)庫管理、編譯原理、計(jì)算數(shù)學(xué)、人工智能、電路理論、微電子學(xué)、集成電路設(shè)計(jì)等領(lǐng)域。 廣義的 EDA 設(shè)計(jì)是指計(jì)算機(jī)輔助分析 CAA 技術(shù)，如 PSPICE、 EWB、MATLAB 等，印刷電路板計(jì)算機(jī)輔助設(shè)計(jì) PCBCAD 技術(shù)，如 PROTEL、DRCAD 等。 對于 EDA 技術(shù)的定義有狹義和廣義之分，狹義上的 EDA 技術(shù)，就是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動完成 用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、邏輯下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T技術(shù)。在 EDA 軟件的支持下，設(shè)計(jì)者只需完成對系統(tǒng)的掃描，就可以由計(jì)算機(jī)軟件進(jìn)行處理得到的設(shè)計(jì)結(jié)果，修改設(shè)計(jì)如同修改程序一樣方便。在現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域， EDA 技術(shù)已經(jīng)成為電子系統(tǒng)設(shè)計(jì)的重要手段。通過 CPLD 芯片與外圍電路的配合實(shí)現(xiàn)對交通燈信號控制的發(fā) 生， 最終實(shí)現(xiàn)設(shè)計(jì)的要求。然后對本設(shè)計(jì)中選用的芯片第一章 緒 論 2 EPF10K10LC844 進(jìn)行了簡要地介紹，這是本設(shè)計(jì)的基礎(chǔ)。本設(shè)計(jì)中， PLD 芯片的設(shè)計(jì)與控制芯片的接口設(shè)計(jì)是一個(gè)難點(diǎn)，利用 Altera 的設(shè)計(jì)工具 MAX+PLUSⅡ并結(jié)合 VHDL 語言，采用軟硬件編程的方法可很好地解決這一問題。 本文詳細(xì)介紹了交通燈信號控制器的設(shè)計(jì)過程及其特點(diǎn)。但是這些控制方法的功能修改及