【文章內(nèi)容簡(jiǎn)介】 程時(shí)序分析等。如果工程文件中有錯(cuò)誤，在下方的信息欄中會(huì)顯示出來(lái)?？呻p擊此條提示信息，在閃動(dòng)的光標(biāo)處（或附近）仔細(xì)查找，改正后存盤，再次進(jìn)行編譯，直到?jīng)]有錯(cuò)誤為止。編譯成功的標(biāo)志是所有進(jìn)程都完成。 （2）閱讀編譯報(bào)告編譯成功后可以看到編譯報(bào)告。左邊欄目是編譯處理信息目錄，右邊是編譯報(bào)告。這些信息也可以在Processing菜單下的Compilation Report處見到。4．仿真對(duì)工程編譯通過(guò)后，必須對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求。（1）打開波形編輯器單擊File→New選項(xiàng)，打開文件選擇窗口。然后單擊Other Files選項(xiàng)卡，選擇其中的Vector Waveform File選項(xiàng)。（2）設(shè)置仿真時(shí)間區(qū)域?yàn)榱耸狗抡鏁r(shí)間設(shè)置在一個(gè)合理的時(shí)間區(qū)域上，單擊Edit→End Time選項(xiàng)，在彈出窗口中的Time輸入框鍵入50，單位選“us”，即整個(gè)仿真域的時(shí)間設(shè)定為50微秒，單擊OK按鈕，結(jié)束設(shè)置。 （3）輸入信號(hào)節(jié)點(diǎn)單擊View→Utility Windows→Node Finder選項(xiàng)，會(huì)打開一個(gè)對(duì)話框。在該對(duì)話框的Filter空白欄中選Pins：all，然后點(diǎn)擊【list】按鈕。在下方的Nodes Found窗口中會(huì)出現(xiàn)了設(shè)計(jì)工程的所有端口管腳名。用鼠標(biāo)將輸入端口節(jié)點(diǎn)A、B和輸出信號(hào)節(jié)點(diǎn)C逐個(gè)拖到波形編輯窗口。 （4）編輯輸入波形波形編輯器的按鈕操作方法與MAX+plusⅡ相同。利用這些按鈕，分別給輸入管腳編輯波形。（5）啟動(dòng)仿真及閱讀仿真報(bào)告單擊標(biāo)題欄中的Processing→Start Simulation選項(xiàng)，即可啟動(dòng)仿真器。（四）硬件FPGAFPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)[11]。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有： (1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 　 (2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 (3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 (4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 (5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 　加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程[6]。　如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并行設(shè)計(jì)的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于FPGA前所未有的性能和能力水平而帶來(lái)的新的設(shè)計(jì)挑戰(zhàn)[12]。三、交通控制器的設(shè)計(jì)（一）系統(tǒng)設(shè)計(jì)要求 R1 Y1 G1R2 Y2 G2甲道乙道 圖31 十字路口交通燈該交通管理器十字路口甲、乙兩條道路（如圖31）的紅、黃、綠三色燈，指揮車輛和行人安全通行，交通管理示意圖如圖32所示，圖中，RYG1是甲道紅、黃、綠燈；RYG2是乙道紅、黃、綠燈。交通管理器（控制器）R2Y2G2G1Y1甲道乙道R1乙道通行t1定時(shí)器（Ⅰ）公共停車t2定時(shí)器（Ⅱ）甲道通行t3定時(shí)器（Ⅲ）時(shí)鐘CLKC3W2W3 C1W1 C2 圖32 十字路口交通管理示意圖(二) 系統(tǒng)設(shè)計(jì)方案該交通管理器由控制器和受其控制的3個(gè)定時(shí)器以及6個(gè)交通管理燈組成。圖中3個(gè)定時(shí)器分別確定甲道和乙道通行時(shí)間tt1以及公共的停車（黃燈亮）時(shí)間t2。這3個(gè)定時(shí)器采用以秒信號(hào)為時(shí)鐘的計(jì)數(shù)器來(lái)實(shí)現(xiàn)，CC2和C3分別是這些定時(shí)器的工作使能信號(hào)，即當(dāng)CC2或C3為1時(shí)，相應(yīng)的定時(shí)器開始計(jì)數(shù)，WW2和W3為定時(shí)計(jì)數(shù)器的指示信號(hào)，計(jì)數(shù)器在計(jì)數(shù)過(guò)程中，相應(yīng)的指示信號(hào)為0，計(jì)數(shù)結(jié)束時(shí)為1。交通控制模塊（1）S0狀態(tài)表示乙道綠燈亮，甲道紅燈亮，30秒定時(shí)器開始計(jì)時(shí)，且通車時(shí)間不超過(guò)30秒；（2）S1狀態(tài)表示乙道通車時(shí)間已達(dá)到30秒，此時(shí)，乙道黃燈亮，甲道紅燈亮，5秒定時(shí)器開始計(jì)時(shí)；（3）S2狀態(tài)表示乙道黃燈時(shí)間已超過(guò)5秒，此時(shí)，乙道紅燈亮，甲道綠燈亮，30秒定時(shí)器開始計(jì)時(shí)；（4）S3狀態(tài)表示甲道通車時(shí)間已超過(guò)30秒，此時(shí)，乙道紅燈亮，甲道綠燈亮，5秒定時(shí)器開始計(jì)時(shí)；以后當(dāng)甲道黃燈亮計(jì)時(shí)超過(guò)5秒時(shí)，接S0狀態(tài)。（5）甲、乙兩道紅、黃、綠三個(gè)燈分別用RYG1和RYG2表示。燈亮用“1”表示，燈不亮用：“0”表示。則兩個(gè)方向信號(hào)燈的4種狀態(tài)，如下表所示。 信號(hào)燈輸出狀態(tài)表輸出狀態(tài)R1Y1G1R2Y2G2S0100001S1100010S2001100S3010100十字路口交通管理器是一個(gè)控制類型的數(shù)字系統(tǒng)，其數(shù)據(jù)處理單元較簡(jiǎn)單。在此直接按照功能要求，即常規(guī)的十字路口交通管理器規(guī)則，給出交通管理器工作流程如圖33所示。Q2Q100S0甲道禁止 乙道通行W1=1?甲道禁止 乙道停車R1=1C1=1C2=1W2=1?N甲道通行 乙道禁止甲道停車 乙道禁止W2=1?W3=1?S1Y01R1=1C2=1Y2=1NNYS211G1=1C3=1R2=110YS3Y1=1C2=1R2=1NY 圖33 交通管理器工作流程圖定時(shí)單元模塊本設(shè)計(jì)中的定時(shí)單元模塊有三個(gè)，分別為count30s, count26s, Count5s，它們定時(shí)時(shí)間不同。在定時(shí)單元count30s, count26s, Count5s的設(shè)計(jì)中，為設(shè)計(jì)要求需進(jìn)行減計(jì)數(shù)，本設(shè)計(jì)中使用的是加法計(jì)數(shù)。（三）主要VHDL源程序及分析本設(shè)計(jì)采用層次描述方式，也采用原理圖輸入和文本輸入混合方式建立描述文件。圖34是交通管理器頂層圖形輸入文件，它用原理圖形式表明系統(tǒng)的組成，即系統(tǒng)由控制器和3個(gè)定時(shí)計(jì)數(shù)器組成；3個(gè)定時(shí)計(jì)數(shù)器的模分別為230。 圖34 交通管理器頂層圖形文件控制器邏輯描述此交通燈控制源程序，利用狀態(tài)機(jī)實(shí)現(xiàn)對(duì)甲道，乙道指示燈的控制和有關(guān)電路的使能控制。程序中clk為脈沖信號(hào)的輸入端，SM，SB分別為主干道，支干道有車無(wú)車的表示信號(hào)輸入端，1表示有車，0表示無(wú)車。R1，Y1，G1分別為甲道紅燈，黃燈，綠燈亮暗控制信號(hào)的輸出端，R2，Y2，G2分別為乙道紅燈，黃燈，綠燈控制信號(hào)的輸出端，其中值為1時(shí)控制燈亮，值為0時(shí)控制燈滅。程序的狀態(tài)轉(zhuǎn)換如圖33所示。 IF reset=’1’ THEN state=s0。 ELSIF(