【正文】 七段數(shù)碼管組成，用于顯示當(dāng)前時(shí)間 (時(shí)：分 )或設(shè)置的鬧鐘時(shí)間；② 數(shù)字鍵‘ 0’ ~‘ 9’，用于輸入新的時(shí)間或新的鬧鐘時(shí)間；③ TIME(時(shí)間 )鍵，用于 確定新的時(shí)間設(shè)置；④ ALARM(鬧鐘 )鍵，用于確定新的鬧鐘時(shí)間設(shè)置，或顯示已設(shè)置的鬧鐘時(shí)間；⑤ 揚(yáng)聲器，在當(dāng)前時(shí)鐘時(shí)間與鬧鐘時(shí)間相同時(shí)，發(fā)出蜂鳴聲。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter的協(xié)作設(shè)計(jì)。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。 （ 2） VHDL 豐 富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。在硬件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用 VHDL 編寫的源代碼，因?yàn)?VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。 Cyclone II 系列 FPGA 還支持 NIOS II 嵌入式處理器，在一片 FPGA 芯片內(nèi)部可以嵌入 1 個(gè)或多個(gè) NIOS II 處理器。這樣，同一片 FPGA、不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的。 本章小節(jié) 本章首先對(duì)所研究課題的背景做以闡述， 簡要介紹了 FPGA 的發(fā)展歷程，進(jìn)而 從 鬧鐘的發(fā)展歷史到今天的廣泛應(yīng)用，進(jìn)一步說明了當(dāng)前社會(huì)鬧鐘系統(tǒng)設(shè)計(jì)的意義。從計(jì)算機(jī)到手機(jī)，從數(shù)字電 視到數(shù)字電話，從家用電器到軍用設(shè)備，從自動(dòng)化到航天技術(shù)都廣泛的采用 了數(shù)字電子技術(shù)。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。 關(guān)鍵字： VHDL, QuartusII, FPGA, 鬧鐘 The Design of Alarm Clock System Based on FPGA Abstract: The design is based on the analysis of the alarm system and its functions, using topdown design approach to field programmable gate array (FPGA) as a hardware foundation, on the alarm system circuit design. Purpose of this paper makes use of EDA techniques to achieve the alarm clock function with the 24hour timer. Introduces the research background, the development history, the development tendency, the research mentality , the system principle the system function analysis ,the system structure, each module analysis principle, the system function analysis, the system structure, each module analysis and the design as well as the prime task process separately . and by the actual circuit testing and simulation in order to achieve an accurate and reliable based on the number of FPGA alarm system Key words: VHDL, QuartusII, FPGA, Alarm clock 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 3 目 錄 1 緒言 ............................................................. 1 課題的背景及意義 ............................................. 1 鬧鐘系統(tǒng)發(fā)展概述 .............................................. 1 本章小節(jié) ...................................................... 2 2 FPGA 概述 ........................................................ 2 FPGA 簡介 ..................................................... 2 FPGA 系統(tǒng)設(shè)計(jì)流 程 ............................................. 4 VHDL 簡介 ..................................................... 4 QUARTUS II 開發(fā)環(huán)境 ............................................ 6 本章小結(jié) ..................................................... 7 3. 鬧鐘系統(tǒng)的設(shè)計(jì) ................................................... 7 鬧 鐘系統(tǒng)的外部設(shè)計(jì) ............................................ 7 鍵盤輸入設(shè)計(jì) .............................................. 7 系統(tǒng)輸出部分 .............................................. 8 FPGA 內(nèi)部部分模塊設(shè)計(jì)與仿真 ................................... 8 鬧鐘系統(tǒng)的控制器的設(shè)計(jì) .................................... 8 鬧鐘系統(tǒng)的譯碼器的設(shè)計(jì) ................................... 10 鬧鐘系統(tǒng)的移位寄存器的設(shè)計(jì) ............................... 11 鬧鐘系統(tǒng)的鬧鐘寄存器和時(shí)間計(jì)數(shù)器的設(shè)計(jì) ................... 12 鬧鐘系統(tǒng)的顯示驅(qū)動(dòng)器的設(shè)計(jì) ............................... 14 鬧鐘系統(tǒng)的分頻器的設(shè)計(jì) ................................... 15 鬧鐘系統(tǒng)的整體組裝 ....................................... 16 本章小結(jié) ..................................................... 18 結(jié)束語 ............................................................. 19 參考文獻(xiàn) ........................................................... 20 附錄 ............................................................... 21 致謝 ............................................................... 25 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 1 1 緒言 課題的背景及意義 當(dāng) 今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。 20 世紀(jì)末數(shù)字電子技術(shù)得到飛速發(fā)展，數(shù)字電子技術(shù)的應(yīng)用已經(jīng)滲透到人類生活的各個(gè)方面。適配、分割、布局、布線、生成編程數(shù)據(jù)文件 ），然后進(jìn)行功能仿真和時(shí)序仿真，最 后下載到 FPGA 器件中 并進(jìn)行功能測試，進(jìn)行輸入操作、查處輸入結(jié)果驗(yàn)證設(shè)計(jì)電路。 2. 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA公司的 FIEX 系列等。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 Cyclone II 系列 FPGA 內(nèi)部帶有乘法器， 這些 乘法器能用于完成高速乘法操作，使得 Cyclone II 系列 FPGA 的數(shù)字信號(hào)處理能力得到增強(qiáng)。它在 80 年代的后期出現(xiàn)。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完 成部分。由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。 鬧鐘系統(tǒng)的外部設(shè)計(jì) 針對(duì)系統(tǒng)需求進(jìn)行硬件設(shè)計(jì) :硬件部分主要包括綜合計(jì)時(shí)電路、顯示控制電路和調(diào)整控制電路。在校時(shí)狀態(tài)下，若有輸入錯(cuò)誤或要取消校時(shí)，停止輸入，稍待 5s，不按任何鍵，即可回到計(jì)時(shí)狀態(tài)。 當(dāng) ALARM_BUTTON 為高電平時(shí)，表示用戶按下“ ALARM”鍵。 S1：接收鍵盤輸入狀態(tài)。在狀態(tài) S0 時(shí)用戶直接按下 ALARM 鍵后進(jìn)入此狀態(tài)。輸入數(shù)據(jù)與與輸出數(shù)據(jù)的譯碼關(guān)系見表3。 ELSIF(CLK’EVENT AND CLK=’1’)THEN FOR I IN 3 DOWNTO 1 LOOP N_T(I)=N_T(I1)。 鬧鐘系統(tǒng)的鬧鐘寄存器和時(shí)間計(jì)數(shù)器的設(shè)計(jì) 1．電路系統(tǒng)工作原理 鬧鐘寄存器模塊的功能是在時(shí)鐘上升沿同步下，根據(jù) LOAD_NEW_A 端口的輸入信號(hào)控制 ALARM_TIME 端口的輸出 .當(dāng)控制信號(hào)有效 (高電平 )時(shí) ,把 NEW_ALARM_TIME端口的輸入信號(hào)值輸出 。 END IF。時(shí)間計(jì)數(shù)器模塊的外部接口圖如圖 11 所示。 圖 13 顯示驅(qū)動(dòng)器外部接口 2. 實(shí)現(xiàn)該模塊的 VHDL 程序如下： 3. 仿真波形如圖 14 所示 : 圖 14 顯示驅(qū)動(dòng)器仿真波形 由波形我們看到，當(dāng) SHOW_A 為高電平時(shí)，數(shù)碼管顯示鬧鐘時(shí)間，當(dāng) SHOW_A 和SHOW_NEW_TIME 均為低電平時(shí)，數(shù)碼管顯示當(dāng)前時(shí)間，而當(dāng) SHOW_NEW_TIME 為高電平時(shí)，數(shù)碼管顯示用戶輸入的新時(shí)間，顯示驅(qū)動(dòng)器完成該模塊功能。 ELSIF(CNT(DIVIDE_PERIOF1)) THEN CLK_OUT=’0’。形成完整的總體。 DISPLAY 實(shí)際上 4 個(gè)七段數(shù)碼顯示管，用于顯示時(shí)間，如 06： 32。本文利用 EDA 技術(shù)，采用自頂向下的設(shè)計(jì)方法，使用 VHDL 語言設(shè)計(jì)了一個(gè)基于 FPGA 的鬧鐘系統(tǒng)。； LOAD_NEW_C = 39。； ENABLE_COUNT_A = 39。) THEN NEXT_STATE = S4； SHOW_A = 39。； ELSIF (TIME_BUTTON = 39。； END IF； SHOW_NEW_TIME = 39。) THEN NEXT_STATE = S3； LOAD_NEW_C = 39。； END IF； ENABLE_COUNT_A = 39。 EXIT SOUND_LP。 END IF。 USE 。 SOUND_ALARM:OUT STD_LOGIC)。 NEW_TIME:OUT T_CLOCK_TIME)。 COMPONENT ALARM_REG PORT(NEW_ALARM_TIME: IN T_CLOCK_TIME。 TIME_BU