【正文】 總 計(jì)： 畢業(yè)設(shè)計(jì)（論文） 26 頁 表 格： 2 個(gè) 插 圖 ： 18 幅 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 2 基于 FPGA 的鬧鐘系統(tǒng)的設(shè)計(jì) [摘 要 ] 本設(shè)計(jì)在對(duì)鬧鐘系統(tǒng)的原理及其功能進(jìn)行分析的基礎(chǔ)上，采用自頂向下的設(shè)計(jì)方法，以現(xiàn)場(chǎng)可編程門陣列（ FPGA）作為硬件基礎(chǔ)，對(duì)鬧鐘系統(tǒng)進(jìn)行電路設(shè)計(jì)。 本文的研究目的也是利用 EDA技術(shù)來實(shí)現(xiàn)帶鬧鐘功能的 24小時(shí)計(jì)時(shí)器。 關(guān)鍵字： VHDL, QuartusII, FPGA, 鬧鐘 The Design of Alarm Clock System Based on FPGA Abstract: The design is based on the analysis of the alarm system and its functions, using topdown design approach to field programmable gate array (FPGA) as a hardware foundation, on the alarm system circuit design. Purpose of this paper makes use of EDA techniques to achieve the alarm clock function with the 24hour timer. Introduces the research background, the development history, the development tendency, the research mentality , the system principle the system function analysis ,the system structure, each module analysis principle, the system function analysis, the system structure, each module analysis and the design as well as the prime task process separately . and by the actual circuit testing and simulation in order to achieve an accurate and reliable based on the number of FPGA alarm system Key words: VHDL, QuartusII, FPGA, Alarm clock 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 3 目 錄 1 緒言 ............................................................. 1 課題的背景及意義 ............................................. 1 鬧鐘系統(tǒng)發(fā)展概述 .............................................. 1 本章小節(jié) ...................................................... 2 2 FPGA 概述 ........................................................ 2 FPGA 簡(jiǎn)介 ..................................................... 2 FPGA 系統(tǒng)設(shè)計(jì)流 程 ............................................. 4 VHDL 簡(jiǎn)介 ..................................................... 4 QUARTUS II 開發(fā)環(huán)境 ............................................ 6 本章小結(jié) ..................................................... 7 3. 鬧鐘系統(tǒng)的設(shè)計(jì) ................................................... 7 鬧 鐘系統(tǒng)的外部設(shè)計(jì) ............................................ 7 鍵盤輸入設(shè)計(jì) .............................................. 7 系統(tǒng)輸出部分 .............................................. 8 FPGA 內(nèi)部部分模塊設(shè)計(jì)與仿真 ................................... 8 鬧鐘系統(tǒng)的控制器的設(shè)計(jì) .................................... 8 鬧鐘系統(tǒng)的譯碼器的設(shè)計(jì) ................................... 10 鬧鐘系統(tǒng)的移位寄存器的設(shè)計(jì) ............................... 11 鬧鐘系統(tǒng)的鬧鐘寄存器和時(shí)間計(jì)數(shù)器的設(shè)計(jì) ................... 12 鬧鐘系統(tǒng)的顯示驅(qū)動(dòng)器的設(shè)計(jì) ............................... 14 鬧鐘系統(tǒng)的分頻器的設(shè)計(jì) ................................... 15 鬧鐘系統(tǒng)的整體組裝 ....................................... 16 本章小結(jié) ..................................................... 18 結(jié)束語 ............................................................. 19 參考文獻(xiàn) ........................................................... 20 附錄 ............................................................... 21 致謝 ............................................................... 25 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計(jì) 1 1 緒言 課題的背景及意義 當(dāng) 今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。它由早期的電子管、晶體管、小中規(guī)模集成電路，發(fā)展到超大規(guī)模集成電路（ VLSIC，幾萬門以上）以及許多具有特定功能的專用集成電路。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路（ ASIC）芯片，而且希望 ASIC 的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件（ FPLD），其中 應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）。到底 90年代初基本壟斷了鐘表市場(chǎng)。 20 世紀(jì)末數(shù)字電子技術(shù)得到飛速發(fā)展，數(shù)字電子技術(shù)的應(yīng)用已經(jīng)滲透到人類生活的各個(gè)方面。 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA 技術(shù)。 EDA 技術(shù)使得電子鬧鐘設(shè)計(jì)工作僅限于利用硬件描述語言和 EDA 軟件平臺(tái) 完成對(duì)系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省設(shè)計(jì)成本。采用高層 硬件描述語言 VHDL 進(jìn)行設(shè)計(jì)。適配、分割、布局、布線、生成編程數(shù)據(jù)文件 ），然后進(jìn)行功能仿真和時(shí)序仿真，最 后下載到 FPGA 器件中 并進(jìn)行功能測(cè)試，進(jìn)行輸入操作、查處輸入結(jié)果驗(yàn)證設(shè)計(jì)電路。 2 FPGA 概述 FPGA 簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Arry 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 1. FPGA 采用了邏輯單元陣列（ LOA， Logic Cell Arry）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊（ CLB， Configurable Logic Block）、輸入輸出模塊（ IOB， Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)就能得到合用的芯片； （ 2） FPGA 可做其他全定制或半定制 ASIC 電路的試樣片： （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳； （ 4） FPGA 是 ASIC 電 路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一； （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 2. 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA