【正文】 控制器的設(shè)計 1．設(shè)計思路 控制器命名為 ALARM_CONTROLLER,其外部端口如圖 3 所示。其他操作與校時操作流程一樣。 b)設(shè)置鬧鈴時間：在計時狀態(tài)下按下設(shè)置鬧鈴鍵（ ALARM 鍵），即可顯示當(dāng)前所設(shè)定的鬧鐘時間。例如，用戶要設(shè)置 12： 34，則按順序輸入“ 1”，“ 2”，“ 3”，“ 4”，與之對應(yīng)，顯示屏上依次顯示的信息為：“ 1”，“ 12”，“ 123”，“ 1234”。 各操作流程如下： a)校時操作：在正常計時狀態(tài)下直接按下 0~9 鍵，即 可進入校時狀態(tài)，使用鍵 0~9輸入新的時間，然后按 TIME 鍵，即可使新的時間設(shè)置生效，系統(tǒng)自動回到計時狀態(tài)。由于系統(tǒng)輸入校時時間和鬧鐘時間時候必須輸入 0~9 這些數(shù)字，因此按鍵 0~9 專門用于輸入數(shù)字。它包括以下幾個組成部分：① 顯示屏，由 4 個七段數(shù)碼管組成，用于顯示當(dāng)前時間 (時：分 )或設(shè)置的鬧鐘時間；② 數(shù)字鍵‘ 0’ ~‘ 9’，用于輸入新的時間或新的鬧鐘時間；③ TIME(時間 )鍵，用于 確定新的時間設(shè)置；④ ALARM(鬧鐘 )鍵，用于確定新的鬧鐘時間設(shè)置，或顯示已設(shè)置的鬧鐘時間；⑤ 揚聲器，在當(dāng)前時鐘時間與鬧鐘時間相同時，發(fā)出蜂鳴聲。 3. 鬧鐘 系統(tǒng)的設(shè)計 本文設(shè)計一個帶鬧鐘功能的 24 小時計時器 ,要求能夠利用按鍵實現(xiàn)對鬧鐘時間的設(shè)定并 在所設(shè)計鬧鐘時間到時進行鬧鐘提示， 能夠利用按鍵實現(xiàn)“較時“較分”功能，隨時對數(shù)碼管的顯示進行調(diào)整和較對。 本章小結(jié) 本章首先對現(xiàn)場可編程門陣列（ FPGA）做了簡要介紹，然后深入了講述了 FPGA 內(nèi)部結(jié)構(gòu)及其特點，重點介紹了本設(shè)計要用到的 Cyclone II 系列 FPGA，然后詳細(xì)說明了FPGA 的設(shè)計流程。改進了軟件的 LogicLock 模塊設(shè)計功能，增添 了 FastFit 編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter的協(xié)作設(shè)計。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境 , 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開 發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 TC1 腳本完成設(shè)計流程外，提供了完善的用戶圖 形界面設(shè)計方式。 （ 5） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最 終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （ 2） VHDL 豐 富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 VHDL 系統(tǒng)優(yōu)勢： 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 6 （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 VHDL 采用基于庫（ Library）的設(shè)計方法，可以建立各種可再次利用的模塊。 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個設(shè)計描述可以被不同的工具所支持，使得設(shè)計描述的移植成為可能。當(dāng)設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。 4．獨立于器件的設(shè)計、與工藝無關(guān)。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 具有多層次的設(shè)計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用 VHDL 編寫的源代碼，因為 VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。 2．支持廣泛、易于修改。 VHDL 支持同步電路、異步電路和隨機電路的設(shè)計，這是其他硬件描述語言所不能比擬的。 VHDL 具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。當(dāng)然在一些實力較為雄厚的單位，它也被用來設(shè)計 ASIC。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計中。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。 圖 2 FPGA設(shè)計流程 VHDL 簡介 VHDL 語言是一種用于電路設(shè)計的高級語言。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)換變得輕而易舉。 表 1 Cyclone II 系列 FPGA邏輯資源一覽 邏輯單元 （ LE）數(shù) EP2C5 4608 EP2C8 8256 EP2C20 18752 EP2C35 33216 EP2C50 50582 EP2C70 68416 M4K存儲器塊數(shù) 26 36 52 105 129 250 總計存儲器容量 bits 119808 165888 239616 483840 594432 1152020 乘法器數(shù) 13 18 26 35 86 150 鎖相環(huán)數(shù) 2 2 4 4 4 4 用戶可用 引腳數(shù) 158 182 315 475 450 622 基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 4 FPGA 系統(tǒng)設(shè)計流程 一般說來，一個比較大的完整的項目應(yīng)該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細(xì)分去具體實現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計方法。 Cyclone II 系列 FPGA 還支持 NIOS II 嵌入式處理器，在一片 FPGA 芯片內(nèi)部可以嵌入 1 個或多個 NIOS II 處理器。除此之外，片內(nèi)的存儲器容量最多增加至 ，用戶可用引腳最多增加至 622 個。 Cyclone II FPGA 以低于 ASIC 的成本實現(xiàn)了高性能和低功耗。 本次設(shè)計中采用的是 Altera 公司推出的 Cyclone II 系列 FPGA 中的 EP2C70。這樣，同一片 FPGA、不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。FPGA 的編程不需專用的 FPGA 編程器，只需用通用的 EPROM、 PROM 編程器即可。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失。用戶可以根據(jù)不同的配置模式采用不同的編程方式。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度和可靠性的最佳選擇之一。其中 CLB 結(jié)構(gòu)如圖 1 所示。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 本章小節(jié) 本章首先對所研究課題的背景做以闡述， 簡要介紹了 FPGA 的發(fā)展歷程，進而 從 鬧鐘的發(fā)展歷史到今天的廣泛應(yīng)用，進一步說明了當(dāng)前社會鬧鐘系統(tǒng)設(shè)計的意義。首先程序基于 FPGA的鬧鐘系統(tǒng)的設(shè)計 2 文本輸入，處理（編譯、檢查、邏輯優(yōu)化與綜合。 本設(shè)計就是運用 EDA 技術(shù)，根據(jù)鬧鐘要實現(xiàn)的功能： 計時功能、鬧鐘功能、 設(shè)置新的計時器時間、設(shè)置新的鬧鐘時間、顯示所設(shè)置的鬧鐘。 EDA 技術(shù)就是領(lǐng)先功能強大的電子計算機，在 EDA 工具軟件平臺上，對硬件描述語言 HDL（ Hardware Description Language） 為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動的邏輯編譯、化簡、分割、綜合、優(yōu)化和仿真直到下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC 芯片中，實現(xiàn)既定的電子電路設(shè)計功能。從計算機到手機，從數(shù)字電 視到數(shù)字電話，從家用電器到軍用設(shè)備，從自動化到航天技術(shù)都廣泛的采用 了數(shù)字電子技術(shù)。而隨著時代的發(fā)展 ， 在生產(chǎn)生活中對計時工具的要求也逐漸增高，高效節(jié)能理念的深入人心，功耗大開發(fā)周期長的傳統(tǒng)電子表已經(jīng)顯然不適合時代的要求。 在許多儀器儀表中都用到鬧鐘定時 ,目前 通常是采用專用的數(shù)字鬧鐘芯片 ,但是這種芯 片 功能固定 ,不利于嵌入式應(yīng)用 .而且 ,在儀器儀表的許多應(yīng)用場合已經(jīng)采用了 FPGA 可編程芯片 .這樣一來 ,為我們在使用硬件空間的 FPGA 器件中在嵌入一個計時鬧鐘提供了極大的方便 ,而且不會增加成本 ,并可以使系統(tǒng)結(jié)構(gòu)更加簡單 ,體積更小 ,成本更低 ,具有更好的嵌入式和可移植特性 . 鬧鐘系統(tǒng)發(fā)展概述 六十年代末，七十年代初帶鬧鐘的電子鐘表已悄 悄在起步，因為客觀存在成本低，精度高，顯示直觀方便（不用上發(fā)條）的優(yōu)點沖擊了傳統(tǒng)機械表的統(tǒng)治地位。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨立承擔(dān)。數(shù)字集成電路本身在不斷地進行更新?lián)Q代。分別介紹發(fā)展歷史、發(fā)展動態(tài)、 設(shè)計 思路、系統(tǒng)原 理、系統(tǒng)功能分析、系統(tǒng)結(jié)構(gòu)、各個模塊分析與設(shè)計以及主要工作過程，并且 經(jīng)實際電路測試與仿真從而實現(xiàn)了一種基于 FPGA 的精確可 靠的數(shù)字鬧鐘系統(tǒng)?；?FPGA的鬧鐘系統(tǒng)的設(shè)計 1 本科生畢業(yè)設(shè)計（論文） 基于 FPGA 的鬧鐘系統(tǒng)的設(shè)計 The Design of Alarm Clock System Based on FPGA