【正文】 通道 2 ? 數(shù)據(jù)通道 N 幀同步字 ? 南昌航空大學(xué)學(xué)士 學(xué)位論文 15 圖 采編器結(jié)構(gòu)圖 采編器內(nèi)部進(jìn)行并 /串轉(zhuǎn)換時(shí) ,由一個(gè) 8 選 1 數(shù)據(jù)選擇器和一個(gè) D觸發(fā)器完成 .由位計(jì)數(shù)器和 8 選 1 數(shù)據(jù)選擇器選通當(dāng)前數(shù)據(jù)位 ,并通過觸發(fā)器采樣消除毛刺。 2)字長 ,幀長和同步碼。由于遙測系統(tǒng)任務(wù)的多變性 ,所以要求 PCM 遙測設(shè)備具有可編程的特性。幀同步字?jǐn)?shù)據(jù)通道 1?數(shù)據(jù)通道 N。歸納起來： PCM 采編器有如下功能： 1)控制數(shù)據(jù)采集的時(shí)序； 2)加幀同步碼 ,按一定格式組織數(shù)據(jù)包； 3)并 /串轉(zhuǎn)換。它可以采集多路數(shù)據(jù)并進(jìn)行通信傳輸和數(shù)據(jù)處理， 它的多路數(shù)據(jù)采集設(shè)備 是 PCM 采編器。為便于比較設(shè)計(jì)者可以使用波形編輯器把兩次仿真的結(jié)果重疊起來。可以使用簡明的向量輸入語言定義輸入激勵(lì)，也可以使用 QUARTUS II 的波形編輯程序直接畫出波形。 QUARTUS II 的仿真器具有很強(qiáng)的靈活性，可以控制對(duì)單器件或多器件 設(shè)計(jì)的仿南昌航空大學(xué)學(xué)士 學(xué)位論文 14 真。如果要想下次的布線結(jié)果在本次基礎(chǔ)上進(jìn)行，則可以利用反主標(biāo)的方法，把配置結(jié)果寫入 ACF文件中，下次編譯只需用此 AFC文件即可。主要的配置參數(shù)包括器件類型、管腳的設(shè)置、速率及面積的比重、時(shí)間參數(shù)的要求、布線時(shí)的設(shè)置等。對(duì)每一個(gè)設(shè)計(jì)項(xiàng)目，都有一個(gè)配置文件 ACF，所有的配置參數(shù)都存在這個(gè)文件里。如果檢查到錯(cuò)誤，則需要重新輸入，重復(fù)這個(gè)過程。常用的方法是對(duì)于時(shí)鐘或簡單的波形信號(hào)用波形編輯器輸入，而較復(fù)雜的信號(hào)則用文本編譯器生成。此時(shí)，只運(yùn)行仿真網(wǎng)絡(luò)表的提取，而不作布局布線，所以，此時(shí)的仿真沒有延時(shí)信息，所有的延時(shí)均為零延時(shí)，而且可以預(yù)測所有的信號(hào)，對(duì)于初步的功能檢測非常方便。 Fitter生成報(bào)告文件 (.Rp)，可以展示設(shè)計(jì)的具體實(shí)現(xiàn)以及器件中未使用的資源。綜合選擇是面向特定器件系列專門設(shè)置的，這樣可以發(fā)揮器件結(jié)構(gòu)的優(yōu)勢。 (2)邏輯綜合與試配 南昌航空大學(xué)學(xué)士 學(xué)位論文 13 QUARTUS II Compiler 的 Logic Synthesize(邏輯綜合 )模塊對(duì)設(shè)計(jì)方案進(jìn)行邏輯綜合并能看到設(shè)計(jì)實(shí)現(xiàn)的真正結(jié)果，該模塊選擇合適 的邏輯化簡算法，去除冗余邏輯，確保對(duì)某種特定的器件結(jié)構(gòu)盡可能有效地使用器件的邏輯資源，還可以去除設(shè)計(jì)方案中沒用的邏輯。 (1)自動(dòng)錯(cuò)誤定位 QUARTUS II 的 Message Processor 與 QUARTUS II 的所有應(yīng)用程序通信，可以給出信息 (錯(cuò)誤、警告等 )。對(duì)于大量規(guī)范的、易于語言描述的、易于綜合的、速率較低的電路，可以采用這種輸入方法。采用語言描述的優(yōu)點(diǎn)是效率較高，結(jié)果也較容易仿真，信號(hào)觀察也較方便，在不同的設(shè)計(jì)輸入庫之間轉(zhuǎn)換非常方便。 (2)設(shè)計(jì)的硬件描述語言輸入 QUARTUS II 軟件包含一個(gè)集成的 Text Editor(文本編輯程序 )，適合于輸入和編輯用 VHDL、 Verilog HDL或 AHDL[26](Altera硬件描述語言 )編寫的 HDL(硬件描述語言 )設(shè)計(jì)文件。一般而言，如果對(duì)系統(tǒng)很了解，并且系統(tǒng)速率較高，或在大系統(tǒng)中對(duì)時(shí)間特性要求較高的部分，可以采用這種方法。 (1)設(shè)計(jì)的原理圖輸入 用 Altera 應(yīng)用軟件 QUARTUS II 提供的各種原理圖庫進(jìn)行設(shè)計(jì)輸入是一種最為直接的輸入方式。另外，還可以利用工業(yè)標(biāo)準(zhǔn)的 EDA設(shè)計(jì)工具生成設(shè)計(jì)文件。在 Quartus II 上可以完成整個(gè)設(shè) 計(jì)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便的進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 開發(fā)軟件 QUARTUS II QUARTUS II 簡介 Quartus II 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。從國內(nèi)來看， VHDL 的參考書很多，便于查找資料，而 VerilogHDL 的參考書則很少，這給學(xué)習(xí) Verilog HDL 帶來不少困難。學(xué)習(xí) VHDL 比學(xué)習(xí) Verilog 難一些，但 Verilog自由的語法也使得的初學(xué)者容易上手但也容易出錯(cuò)。 VHDL 和 VerilogHDL 兩者相比， VHDL 是一種高級(jí)的描述語言，通常更適合行為級(jí)和 RTL 級(jí)的描述，可以用于高級(jí)建模，而VerilogHDL 則是一種比較低級(jí)的描述語言，更適合于 RTL 級(jí)，尤其是門級(jí)電路的描述，易 于控制電路的資源。 veriIog HDL 和 VHDL 的比較 目前最主要的硬件描述語言是 VHDL 和 Verilog HDL。 (3)可靠性好。這樣，在工藝更新時(shí)，就無須修改原程序，只要改變相應(yīng)的映射工具就行了。在用 VHDL 語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入與工藝有關(guān)的信息。因此用 VHDL 描述的設(shè)計(jì)文件，可用不同的設(shè)計(jì)工具。 VHDL 除具備一般的 HDL 優(yōu)點(diǎn)外，其特殊的優(yōu)點(diǎn)是： (1)通用性好 ，支持面廣。在描述風(fēng)格上， VHDL 支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述。 VHDL’87 和 VHDL’93 不完全兼容，但可對(duì) VHDL’87的源代碼進(jìn)行少量簡單修改轉(zhuǎn)變成合法的 VHDL’93 代碼。 1987 年 12 月， IEEE 接受 VHDL 為標(biāo)準(zhǔn)的 HDL，這就是IEEESTDl0761987[LRM87]。 表 不同層級(jí)的描述方式 VHDL 語言 VHDL[是超高速集成電路硬件描述語言的簡稱，它是目前標(biāo)準(zhǔn)化程度最高的一種硬件描述語言。 Verilog HDL 適合算法級(jí) (Algorithm)、寄存器傳輸級(jí) (RTL)、邏輯級(jí) (Logic)、門級(jí) (Gate)和板圖級(jí) (Layout)等各個(gè)層次的設(shè) 計(jì)和描述。 Verilog HDL 是目前應(yīng)用最廣泛的一種硬件描述語言，它的最大特點(diǎn)就是易學(xué)易用，如果有 C 語言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握。 1989 年 CADENCE 公司收購了 GDA 公司，使得 VerilogHDL 成為了該公司的獨(dú)家專利。 Verilog HDL[9]就是在使用最廣泛的 C 語言的基礎(chǔ)上發(fā)展起來 的一種軟件描述語言，它是由 GDA(Gateway Design Automation)公司的 PHIIMOORBY 在 1983南昌航空大學(xué)學(xué)士 學(xué)位論文 10 年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。我們的最終目的是在最短的時(shí)間內(nèi)，用自己最熟悉的工具設(shè)計(jì)出高效，穩(wěn)定，符合設(shè)計(jì)要求的電路。 HDL 的可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好，效率高，比較直觀，但設(shè)計(jì)大規(guī)模FPGA/CPLD 時(shí)顯得比較煩瑣。 通過模擬，可驗(yàn)證設(shè)計(jì)的正確性；通過綜合，抽象的設(shè)計(jì)描述將自動(dòng)地自上而下地轉(zhuǎn)化為實(shí)在的物理設(shè)計(jì)邏輯圖、電路圖，直至版圖。 (3)HDL 具備了從比較抽象到比較具體的多個(gè)層面上對(duì)電子實(shí)體進(jìn)行描述的 能力。 HDL 語言有如下特點(diǎn)： (1)HDL 以行為描述見長，它能從比較抽象的角度描述硬件的行為。設(shè)計(jì)者可利用 HDL[7]語言來描述自己的設(shè)計(jì)，然后利用 EDA[8]工具進(jìn)行綜合和仿真，最后變成某種目標(biāo)文件，再用 ASIC 或 FPGA 具體實(shí)現(xiàn)。 4） MCU、 DSP、 MPU 等嵌入式處理器將成為 FPGA 應(yīng)用的核心。 、低電壓、微功耗、微封裝和環(huán)保型發(fā)展 。隨著 FPGA 性能的高速發(fā)展和設(shè)計(jì)人員自身能力的提高， FPGA 將進(jìn)一步擴(kuò)大可編程芯片的領(lǐng)地，將復(fù)雜的芯片擠向高端和超復(fù)雜的應(yīng)用。若在系統(tǒng)級(jí)應(yīng)用中，開發(fā)人員不具備系統(tǒng)的擴(kuò)充開發(fā)能力，只是搞搞編程是沒什么意義的，當(dāng)然 設(shè)備驅(qū)動(dòng)程序 的開發(fā)是另一種情況，搞系統(tǒng)級(jí)應(yīng)用看似起點(diǎn)高，但不具備深層開發(fā)能力，很可能會(huì)變成愛好者，就如很多人會(huì)做網(wǎng)頁但不能稱做會(huì)編程類似以上 是幾點(diǎn)個(gè)人開發(fā) 。 3） 系統(tǒng)級(jí)應(yīng)用 系統(tǒng)級(jí)的應(yīng)用是 FPGA 與傳統(tǒng)的計(jì)算機(jī)技術(shù)結(jié)合，實(shí)現(xiàn)一種 FPGA 版的 計(jì)算機(jī)系統(tǒng) 如用 Xilinx V4, V5 系列的 FPGA，實(shí)現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實(shí)現(xiàn)一個(gè)基本環(huán)境，在這個(gè)平臺(tái)上跑 LINUX 等系統(tǒng)這個(gè)系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對(duì)于快速構(gòu)成FPGA 大型系 統(tǒng)來講是很有幫助的。 FPGA 的應(yīng)用 南昌航空大學(xué)學(xué)士 學(xué)位論文 8 1） 電路設(shè)計(jì)中 FPGA 的應(yīng)用 連接邏輯，控制邏輯是 FPGA 早期發(fā)揮作用比較大的領(lǐng)域也是 FPGA 應(yīng)用的基石．事實(shí)上在電路設(shè)計(jì)中應(yīng)用 FPGA 的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識(shí)（電路知識(shí)）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計(jì)者應(yīng)用在不遠(yuǎn)的將來，通用和專用 IP 的設(shè)計(jì)將成為一個(gè)熱門行業(yè)！搞電路設(shè)計(jì)的前提是必須要具備一定的硬件知識(shí) [13]。FPGA 可以完成全定制或者半定制ASIC 電路的中試樣片 。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 可以說， FPGA 芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。例如：為了提高 FPGA 的乘法速度，主流的 FPGA 中都集成了專用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的 FPGA 內(nèi)部都集成了串并收發(fā)器（ SERDES），可以 達(dá)到數(shù)十 Gbps 的收發(fā)速度。 7） 內(nèi)嵌專用硬核 內(nèi)嵌專用硬核是相對(duì)底層嵌入的軟核而言的，指 FPGA 處理能力強(qiáng)大的硬核（ Hard Core），等效于 ASIC 電路。 Xilinx 公司生產(chǎn)的芯片上集成了 DLL， Altera公司的芯片集成了 PLL， Lattice 公司的新型芯片上同時(shí)集成了 PLL 和 DLL?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單南昌航空大學(xué)學(xué)士 學(xué)位論文 7 片 FPGA 成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC 平臺(tái)過渡 [12]。從本質(zhì)上講，布線資源的使用方法和設(shè)計(jì)的 結(jié)果有密切、直接的關(guān)系 [11]。第一類是全局布線資源，用于芯片內(nèi)部全局時(shí)鐘和全局復(fù)位 /置位的布線；第二類是長線資源，用以完成芯片 Bank 間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號(hào)線。 5） 豐富的布線資源 布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。 單片塊 RAM的容量為 18k 比特，即位寬為 18比特、深度為 1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量（位寬 深度）不能大于 18k 比特；其次，位寬最大不能超過 36比特。除了塊 RAM，還可以將 FPGA 中的 LUT靈活地配置成 RAM、 ROM 和 FIFO 等結(jié)構(gòu)。 RAM、 FIFO 是比較普及的概念，在此就不冗述。 4） 嵌入式塊 RAM（ BRAM） 大 多數(shù) FPGA都具有內(nèi)嵌的塊 RAM，這大大拓展了 FPGA的應(yīng)用范圍和靈活性。 Xilinx 推出最先進(jìn)的 FPGA 提供數(shù)