【文章內容簡介】 時間內很快的學習和掌握。 VerilogHDL 可以用來進行各種層次的邏輯設計，也可以進行數(shù)字系統(tǒng)的邏輯綜合、仿真驗證和時序分析等 [14]。 Verilog HDL 適合算法級 (Algorithm)、寄存器傳輸級 (RTL)、邏輯級 (Logic)、門級 (Gate)和板圖級 (Layout)等各個層次的設 計和描述。具體如表 所示。 表 不同層級的描述方式 VHDL 語言 VHDL[是超高速集成電路硬件描述語言的簡稱，它是目前標準化程度最高的一種硬件描述語言。 VHDL 最初由美國提出，并把這個任務交給了 TLIBM 和INTERMETRICS 公司。 1987 年 12 月， IEEE 接受 VHDL 為標準的 HDL，這就是IEEESTDl0761987[LRM87]。后來做了些修改，增加了些功能，形成新的版本TEEESTDl0761993[LRM931]。 VHDL’87 和 VHDL’93 不完全兼容，但可對 VHDL’87的源代碼進行少量簡單修改轉變成合法的 VHDL’93 代碼。 VHDL 是一種全方位的硬件描述語言，包括從系統(tǒng)到電路的所有設計層次。在描述風格上， VHDL 支持結構、數(shù)據(jù)流和行為三種描述形式的混合描述。行為描述以設計層次 行為描述 結構描述 系 統(tǒng) 級 系統(tǒng)算法 系統(tǒng)邏輯圖 寄 存 器 數(shù)據(jù)流程圖、真值表 寄存器 ALUROL 等 輸 出 級 狀態(tài)機 分模塊描述 門 布爾方程 邏輯門觸發(fā)器鎖存器 級 真 值 表 構成的邏輯圖 版 圖 級 幾何圖形 圖形連接關系 南昌航空大學學士 學位論文 11 過程語句來表達，數(shù)據(jù)流描述實際上是 RTL 級語言的擴展，因此 VHDL 幾乎覆蓋了以往各種語句描述語言的功能，整個自頂向下或由底向上的電路設計過程都可以用VHDL 完成 [15]。 VHDL 除具備一般的 HDL 優(yōu)點外，其特殊的優(yōu)點是： (1)通用性好 ，支持面廣。由于它是工業(yè)標準，凡大型 CAD 軟件都推出支持 VHDL的 設計環(huán)境。因此用 VHDL 描述的設計文件，可用不同的設計工具。 (2)復用性好。在用 VHDL 語言設計系統(tǒng)硬件時，沒有嵌入與工藝有關的信息。當門級或門級以上的層次通過仿真驗證后，再用相應的工具將設計映射成不同的工藝(如 MOS． CMOS 等 )。這樣，在工藝更新時，就無須修改原程序，只要改變相應的映射工具就行了。因此 VHDL 設計模塊便于在不同的設計場合重復使用。 (3)可靠性好。 VHDL 文件兼技術文檔與實體設計于一身，可讀性好，既是技術說明，又是設計實 現(xiàn)，從而保證了二者的一致性。 veriIog HDL 和 VHDL 的比較 目前最主要的硬件描述語言是 VHDL 和 Verilog HDL。 VHDL 發(fā)展的較早，語法嚴格，而 Verilog HDL 是在 C 語言的基礎上發(fā)展起來的一種硬件描述語言、語法較自由 (目前 ASIC 設計多采用 Verilog 語言 )。 VHDL 和 VerilogHDL 兩者相比， VHDL 是一種高級的描述語言，通常更適合行為級和 RTL 級的描述，可以用于高級建模，而VerilogHDL 則是一種比較低級的描述語言，更適合于 RTL 級，尤其是門級電路的描述，易 于控制電路的資源。另外，從兩種語言推進的過程來看， VHDL 語言偏重標準化考慮，而 Verilog語言由于是在 Cadence 扶植下針對 EDA工具開發(fā)的硬件描述語言，因此，跟 EDA 工具的結合更為密切。學習 VHDL 比學習 Verilog 難一些，但 Verilog自由的語法也使得的初學者容易上手但也容易出錯。國外電子專業(yè)很多在本科階段教授 VHDL，在研究生階段教 Verilog。從國內來看， VHDL 的參考書很多，便于查找資料，而 VerilogHDL 的參考書則很少，這給學習 Verilog HDL 帶來不少困難。結合兩者的優(yōu)點， 經常采用 VHDL 和 VerilogHDL 兩種混合語言進行電子線路描述，使得利用語言描述硬件的效果更佳。 開發(fā)軟件 QUARTUS II QUARTUS II 簡介 Quartus II 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應商之一。 Quartus II 在 21 世紀初推出，是 Altera 前一代Altera 的 FPGA/CPLD 集成開發(fā)環(huán)境 MAX+plus II[25]的更新?lián)Q代產品，其界面友好，使南昌航空大學學士 學位論文 12 用便捷。在 Quartus II 上可以完成整個設 計流程，它提供了一種與結構無關的設計環(huán)境，使設計者能方便的進行設計輸入、快速處理和器件編程。 QUARTUS II 的設計過程 1）設計的輸入 QUARTUS II 軟件的設計輸入方法有多種，主要包括原理圖輸入方式；文本輸入方式。另外，還可以利用工業(yè)標準的 EDA設計工具生成設計文件。該軟件還可以把這些設計輸入方式綜合為一個設計體系，并允許信息在各應用程序間自由轉換。 (1)設計的原理圖輸入 用 Altera 應用軟件 QUARTUS II 提供的各種原理圖庫進行設計輸入是一種最為直接的輸入方式。 用這種方式輸入時，為提高效率，應采用自頂向下邏輯分塊，把大規(guī)模的電路劃分成若干小塊的方法。一般而言，如果對系統(tǒng)很了解，并且系統(tǒng)速率較高，或在大系統(tǒng)中對時間特性要求較高的部分，可以采用這種方法。原理圖輸入效率較低，但容易實現(xiàn)仿真，便于信號的觀察以及電路的調整 [16]。 (2)設計的硬件描述語言輸入 QUARTUS II 軟件包含一個集成的 Text Editor(文本編輯程序 )，適合于輸入和編輯用 VHDL、 Verilog HDL或 AHDL[26](Altera硬件描述語言 )編寫的 HDL(硬件描述語言 )設計文件。 QUARTUS II Compiler可以對這些語言表達的邏輯進行綜合，并將其映射到 Altera的任何器件中。采用語言描述的優(yōu)點是效率較高，結果也較容易仿真，信號觀察也較方便，在不同的設計輸入庫之間轉換非常方便。但語言輸入必須依賴綜合器，只有好的綜合器才能把語言綜合成優(yōu)化的電路。對于大量規(guī)范的、易于語言描述的、易于綜合的、速率較低的電路，可以采用這種輸入方法。 2）設計的綜合 QUARTUS II 處理一個設計時，綜合 (Compiler)在設計文件中讀取信息并產生編程文件和仿真文件，定時分析程序 (Timing Analyzer)可分析設計的定時，信息處理程序 (MessageProcessor)可自動定位錯誤。 (1)自動錯誤定位 QUARTUS II 的 Message Processor 與 QUARTUS II 的所有應用程序通信，可以給出信息 (錯誤、警告等 )。設計者可以利用它自動打開有錯誤源的文件，并以高亮度方式顯示錯誤位置。 (2)邏輯綜合與試配 南昌航空大學學士 學位論文 13 QUARTUS II Compiler 的 Logic Synthesize(邏輯綜合 )模塊對設計方案進行邏輯綜合并能看到設計實現(xiàn)的真正結果，該模塊選擇合適 的邏輯化簡算法，去除冗余邏輯，確保對某種特定的器件結構盡可能有效地使用器件的邏輯資源，還可以去除設計方案中沒用的邏輯。 Altera 提供三種“現(xiàn)成的”綜合方式，可以為多種邏輯綜合選擇指定設置，可選擇 CHENG 缺省方式，以設置缺省的綜合選擇；可以建立定制方式；還可以在被選擇的邏輯功能中指定一些單獨的綜合選擇。綜合選擇是面向特定器件系列專門設置的，這樣可以發(fā)揮器件結構的優(yōu)勢。 Compiler的 Fitter(試配 )模塊可以經過綜合的設計恰當?shù)赜靡粋€或多個器件實現(xiàn)，這種自動試配功能使設計者得以從冗余的布局與布 線工作中解脫出來。 Fitter生成報告文件 (.Rp)，可以展示設計的具體實現(xiàn)以及器件中未使用的資源。 3） 設計的仿 真 電路設計輸入完以后，首先需要檢驗輸入是否正確，這是一項簡單的邏輯檢查， QUARTUS II 提供功能編譯的選項。此時，只運行仿真網絡表的提取，而不作布局布線，所以，此時的仿真沒有延時信息，所有的延時均為零延時，而且可以預測所有的信號，對于初步的功能檢測非常方便。在仿真時需加入激勵信號，該激勵信號可以用 QUARTUS II 軟件中的波形編譯器直接編譯成波形文件，還可以先用文本編輯器按軟件 給定的語法規(guī)則編譯成文本文件，再轉換成波形文件，也可以二者結合進行。常用的方法是對于時鐘或簡單的波形信號用波形編輯器輸入，而較復雜的信號則用文本編譯器生成。仿真時需事先在波形文件中加入想要觀測的信號名，信號名可通過菜單中的節(jié)點列表選擇，此時，所有的節(jié)點的信號都是可以觀測的。如果檢查到錯誤，則需要重新輸入，重復這個過程。 功能檢查完成后，首先需要進行編譯，這時應選擇帶延時的完全的編譯過程。對每一個設計項目，都有一個配置文件 ACF，所有的配置參數(shù)都存在這個文件里。如果需要修改配置，既可在菜單上作選擇，也可以直接 修改次文件。主要的配置參數(shù)包括器件類型、管腳的設置、速率及面積的比重、時間參數(shù)的要求、布線時的設置等。編譯完成以后，可得到報告文件、延時文件、可仿真網絡表文件及配置文件，利用功能仿真時生成的激勵波形可進行仿真。如果要想下次的布線結果在本次基礎上進行，則可以利用反主標的方法，把配置結果寫入 ACF文件中，下次編譯只需用此 AFC文件即可。編譯完成以后，還可以利用布局軟件 FloorPlan直接調整內部布局，這種方法對于時間關系的調整非常有用。 QUARTUS II 的仿真器具有很強的靈活性，可以控制對單器件或多器件 設計的仿南昌航空大學學士 學位論文 14 真。仿真器使用編譯期間生成的二進制仿真網絡表進行功能、定時的仿真，或把組合連接起來的多個器件作為一個設計進行仿真?？梢允褂煤喢鞯南蛄枯斎胝Z言定義輸入激勵，也可以使用 QUARTUS II 的波形編輯程序直接畫出波形。仿真結果可以在波形編輯器或文件編輯器中看到，也可以作為波形文件或文本文件打印出來。為便于比較設計者可以使用波形編輯器把兩次仿真的結果重疊起來。 3 基于 FPGA的 PCM采編器系統(tǒng)設計 PCM采編器系統(tǒng)分析及設計 PCM 遙測系統(tǒng)是一種常用的遙測設備。它可以采集多路數(shù)據(jù)并進行通信傳輸和數(shù)據(jù)處理， 它的多路數(shù)據(jù)采集設備 是 PCM 采編器。 PCM 采編器控制采集各個數(shù)據(jù)通道數(shù)據(jù)的時序，并加上幀同步碼形成一定格式的數(shù)據(jù)，再進行并 /串轉換 ,形成串行數(shù)據(jù)流送到調制設備上傳送 [17]。歸納起來： PCM 采編器有如下功能： 1)控制數(shù)據(jù)采集的時序； 2)加幀同步碼 ,按一定格式組織數(shù)據(jù)包； 3)并 /串轉換。 圖 PCM 幀格式圖 圖 是一個典型的 PCM 幀格式圖。幀同步字數(shù)據(jù)通道 1?數(shù)據(jù)通道 N。格式