【文章內(nèi)容簡(jiǎn)介】 時(shí)間內(nèi)很快的學(xué)習(xí)和掌握。 VerilogHDL 可以用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合、仿真驗(yàn)證和時(shí)序分析等 [14]。 Verilog HDL 適合算法級(jí) (Algorithm)、寄存器傳輸級(jí) (RTL)、邏輯級(jí) (Logic)、門級(jí) (Gate)和板圖級(jí) (Layout)等各個(gè)層次的設(shè) 計(jì)和描述。具體如表 所示。 表 不同層級(jí)的描述方式 VHDL 語言 VHDL[是超高速集成電路硬件描述語言的簡(jiǎn)稱，它是目前標(biāo)準(zhǔn)化程度最高的一種硬件描述語言。 VHDL 最初由美國(guó)提出，并把這個(gè)任務(wù)交給了 TLIBM 和INTERMETRICS 公司。 1987 年 12 月， IEEE 接受 VHDL 為標(biāo)準(zhǔn)的 HDL，這就是IEEESTDl0761987[LRM87]。后來做了些修改，增加了些功能，形成新的版本TEEESTDl0761993[LRM931]。 VHDL’87 和 VHDL’93 不完全兼容，但可對(duì) VHDL’87的源代碼進(jìn)行少量簡(jiǎn)單修改轉(zhuǎn)變成合法的 VHDL’93 代碼。 VHDL 是一種全方位的硬件描述語言，包括從系統(tǒng)到電路的所有設(shè)計(jì)層次。在描述風(fēng)格上， VHDL 支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述。行為描述以設(shè)計(jì)層次 行為描述 結(jié)構(gòu)描述 系 統(tǒng) 級(jí) 系統(tǒng)算法 系統(tǒng)邏輯圖 寄 存 器 數(shù)據(jù)流程圖、真值表 寄存器 ALUROL 等 輸 出 級(jí) 狀態(tài)機(jī) 分模塊描述 門 布爾方程 邏輯門觸發(fā)器鎖存器 級(jí) 真 值 表 構(gòu)成的邏輯圖 版 圖 級(jí) 幾何圖形 圖形連接關(guān)系 南昌航空大學(xué)學(xué)士 學(xué)位論文 11 過程語句來表達(dá)，數(shù)據(jù)流描述實(shí)際上是 RTL 級(jí)語言的擴(kuò)展，因此 VHDL 幾乎覆蓋了以往各種語句描述語言的功能，整個(gè)自頂向下或由底向上的電路設(shè)計(jì)過程都可以用VHDL 完成 [15]。 VHDL 除具備一般的 HDL 優(yōu)點(diǎn)外，其特殊的優(yōu)點(diǎn)是： (1)通用性好 ，支持面廣。由于它是工業(yè)標(biāo)準(zhǔn)，凡大型 CAD 軟件都推出支持 VHDL的 設(shè)計(jì)環(huán)境。因此用 VHDL 描述的設(shè)計(jì)文件，可用不同的設(shè)計(jì)工具。 (2)復(fù)用性好。在用 VHDL 語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入與工藝有關(guān)的信息。當(dāng)門級(jí)或門級(jí)以上的層次通過仿真驗(yàn)證后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝(如 MOS． CMOS 等 )。這樣，在工藝更新時(shí)，就無須修改原程序，只要改變相應(yīng)的映射工具就行了。因此 VHDL 設(shè)計(jì)模塊便于在不同的設(shè)計(jì)場(chǎng)合重復(fù)使用。 (3)可靠性好。 VHDL 文件兼技術(shù)文檔與實(shí)體設(shè)計(jì)于一身，可讀性好，既是技術(shù)說明，又是設(shè)計(jì)實(shí) 現(xiàn)，從而保證了二者的一致性。 veriIog HDL 和 VHDL 的比較 目前最主要的硬件描述語言是 VHDL 和 Verilog HDL。 VHDL 發(fā)展的較早，語法嚴(yán)格，而 Verilog HDL 是在 C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言、語法較自由 (目前 ASIC 設(shè)計(jì)多采用 Verilog 語言 )。 VHDL 和 VerilogHDL 兩者相比， VHDL 是一種高級(jí)的描述語言，通常更適合行為級(jí)和 RTL 級(jí)的描述，可以用于高級(jí)建模，而VerilogHDL 則是一種比較低級(jí)的描述語言，更適合于 RTL 級(jí)，尤其是門級(jí)電路的描述，易 于控制電路的資源。另外，從兩種語言推進(jìn)的過程來看， VHDL 語言偏重標(biāo)準(zhǔn)化考慮，而 Verilog語言由于是在 Cadence 扶植下針對(duì) EDA工具開發(fā)的硬件描述語言，因此，跟 EDA 工具的結(jié)合更為密切。學(xué)習(xí) VHDL 比學(xué)習(xí) Verilog 難一些，但 Verilog自由的語法也使得的初學(xué)者容易上手但也容易出錯(cuò)。國(guó)外電子專業(yè)很多在本科階段教授 VHDL，在研究生階段教 Verilog。從國(guó)內(nèi)來看， VHDL 的參考書很多，便于查找資料，而 VerilogHDL 的參考書則很少，這給學(xué)習(xí) Verilog HDL 帶來不少困難。結(jié)合兩者的優(yōu)點(diǎn)， 經(jīng)常采用 VHDL 和 VerilogHDL 兩種混合語言進(jìn)行電子線路描述，使得利用語言描述硬件的效果更佳。 開發(fā)軟件 QUARTUS II QUARTUS II 簡(jiǎn)介 Quartus II 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代Altera 的 FPGA/CPLD 集成開發(fā)環(huán)境 MAX+plus II[25]的更新?lián)Q代產(chǎn)品，其界面友好，使南昌航空大學(xué)學(xué)士 學(xué)位論文 12 用便捷。在 Quartus II 上可以完成整個(gè)設(shè) 計(jì)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便的進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 QUARTUS II 的設(shè)計(jì)過程 1）設(shè)計(jì)的輸入 QUARTUS II 軟件的設(shè)計(jì)輸入方法有多種，主要包括原理圖輸入方式；文本輸入方式。另外，還可以利用工業(yè)標(biāo)準(zhǔn)的 EDA設(shè)計(jì)工具生成設(shè)計(jì)文件。該軟件還可以把這些設(shè)計(jì)輸入方式綜合為一個(gè)設(shè)計(jì)體系，并允許信息在各應(yīng)用程序間自由轉(zhuǎn)換。 (1)設(shè)計(jì)的原理圖輸入 用 Altera 應(yīng)用軟件 QUARTUS II 提供的各種原理圖庫進(jìn)行設(shè)計(jì)輸入是一種最為直接的輸入方式。 用這種方式輸入時(shí)，為提高效率，應(yīng)采用自頂向下邏輯分塊，把大規(guī)模的電路劃分成若干小塊的方法。一般而言，如果對(duì)系統(tǒng)很了解，并且系統(tǒng)速率較高，或在大系統(tǒng)中對(duì)時(shí)間特性要求較高的部分，可以采用這種方法。原理圖輸入效率較低，但容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察以及電路的調(diào)整 [16]。 (2)設(shè)計(jì)的硬件描述語言輸入 QUARTUS II 軟件包含一個(gè)集成的 Text Editor(文本編輯程序 )，適合于輸入和編輯用 VHDL、 Verilog HDL或 AHDL[26](Altera硬件描述語言 )編寫的 HDL(硬件描述語言 )設(shè)計(jì)文件。 QUARTUS II Compiler可以對(duì)這些語言表達(dá)的邏輯進(jìn)行綜合，并將其映射到 Altera的任何器件中。采用語言描述的優(yōu)點(diǎn)是效率較高，結(jié)果也較容易仿真，信號(hào)觀察也較方便，在不同的設(shè)計(jì)輸入庫之間轉(zhuǎn)換非常方便。但語言輸入必須依賴綜合器，只有好的綜合器才能把語言綜合成優(yōu)化的電路。對(duì)于大量規(guī)范的、易于語言描述的、易于綜合的、速率較低的電路，可以采用這種輸入方法。 2）設(shè)計(jì)的綜合 QUARTUS II 處理一個(gè)設(shè)計(jì)時(shí)，綜合 (Compiler)在設(shè)計(jì)文件中讀取信息并產(chǎn)生編程文件和仿真文件，定時(shí)分析程序 (Timing Analyzer)可分析設(shè)計(jì)的定時(shí)，信息處理程序 (MessageProcessor)可自動(dòng)定位錯(cuò)誤。 (1)自動(dòng)錯(cuò)誤定位 QUARTUS II 的 Message Processor 與 QUARTUS II 的所有應(yīng)用程序通信，可以給出信息 (錯(cuò)誤、警告等 )。設(shè)計(jì)者可以利用它自動(dòng)打開有錯(cuò)誤源的文件，并以高亮度方式顯示錯(cuò)誤位置。 (2)邏輯綜合與試配 南昌航空大學(xué)學(xué)士 學(xué)位論文 13 QUARTUS II Compiler 的 Logic Synthesize(邏輯綜合 )模塊對(duì)設(shè)計(jì)方案進(jìn)行邏輯綜合并能看到設(shè)計(jì)實(shí)現(xiàn)的真正結(jié)果，該模塊選擇合適 的邏輯化簡(jiǎn)算法，去除冗余邏輯，確保對(duì)某種特定的器件結(jié)構(gòu)盡可能有效地使用器件的邏輯資源，還可以去除設(shè)計(jì)方案中沒用的邏輯。 Altera 提供三種“現(xiàn)成的”綜合方式，可以為多種邏輯綜合選擇指定設(shè)置，可選擇 CHENG 缺省方式，以設(shè)置缺省的綜合選擇；可以建立定制方式；還可以在被選擇的邏輯功能中指定一些單獨(dú)的綜合選擇。綜合選擇是面向特定器件系列專門設(shè)置的，這樣可以發(fā)揮器件結(jié)構(gòu)的優(yōu)勢(shì)。 Compiler的 Fitter(試配 )模塊可以經(jīng)過綜合的設(shè)計(jì)恰當(dāng)?shù)赜靡粋€(gè)或多個(gè)器件實(shí)現(xiàn)，這種自動(dòng)試配功能使設(shè)計(jì)者得以從冗余的布局與布 線工作中解脫出來。 Fitter生成報(bào)告文件 (.Rp)，可以展示設(shè)計(jì)的具體實(shí)現(xiàn)以及器件中未使用的資源。 3） 設(shè)計(jì)的仿 真 電路設(shè)計(jì)輸入完以后，首先需要檢驗(yàn)輸入是否正確，這是一項(xiàng)簡(jiǎn)單的邏輯檢查， QUARTUS II 提供功能編譯的選項(xiàng)。此時(shí)，只運(yùn)行仿真網(wǎng)絡(luò)表的提取，而不作布局布線，所以，此時(shí)的仿真沒有延時(shí)信息，所有的延時(shí)均為零延時(shí)，而且可以預(yù)測(cè)所有的信號(hào)，對(duì)于初步的功能檢測(cè)非常方便。在仿真時(shí)需加入激勵(lì)信號(hào)，該激勵(lì)信號(hào)可以用 QUARTUS II 軟件中的波形編譯器直接編譯成波形文件，還可以先用文本編輯器按軟件 給定的語法規(guī)則編譯成文本文件，再轉(zhuǎn)換成波形文件，也可以二者結(jié)合進(jìn)行。常用的方法是對(duì)于時(shí)鐘或簡(jiǎn)單的波形信號(hào)用波形編輯器輸入，而較復(fù)雜的信號(hào)則用文本編譯器生成。仿真時(shí)需事先在波形文件中加入想要觀測(cè)的信號(hào)名，信號(hào)名可通過菜單中的節(jié)點(diǎn)列表選擇，此時(shí)，所有的節(jié)點(diǎn)的信號(hào)都是可以觀測(cè)的。如果檢查到錯(cuò)誤，則需要重新輸入，重復(fù)這個(gè)過程。 功能檢查完成后，首先需要進(jìn)行編譯，這時(shí)應(yīng)選擇帶延時(shí)的完全的編譯過程。對(duì)每一個(gè)設(shè)計(jì)項(xiàng)目，都有一個(gè)配置文件 ACF，所有的配置參數(shù)都存在這個(gè)文件里。如果需要修改配置，既可在菜單上作選擇，也可以直接 修改次文件。主要的配置參數(shù)包括器件類型、管腳的設(shè)置、速率及面積的比重、時(shí)間參數(shù)的要求、布線時(shí)的設(shè)置等。編譯完成以后，可得到報(bào)告文件、延時(shí)文件、可仿真網(wǎng)絡(luò)表文件及配置文件，利用功能仿真時(shí)生成的激勵(lì)波形可進(jìn)行仿真。如果要想下次的布線結(jié)果在本次基礎(chǔ)上進(jìn)行，則可以利用反主標(biāo)的方法，把配置結(jié)果寫入 ACF文件中，下次編譯只需用此 AFC文件即可。編譯完成以后，還可以利用布局軟件 FloorPlan直接調(diào)整內(nèi)部布局，這種方法對(duì)于時(shí)間關(guān)系的調(diào)整非常有用。 QUARTUS II 的仿真器具有很強(qiáng)的靈活性，可以控制對(duì)單器件或多器件 設(shè)計(jì)的仿南昌航空大學(xué)學(xué)士 學(xué)位論文 14 真。仿真器使用編譯期間生成的二進(jìn)制仿真網(wǎng)絡(luò)表進(jìn)行功能、定時(shí)的仿真，或把組合連接起來的多個(gè)器件作為一個(gè)設(shè)計(jì)進(jìn)行仿真?？梢允褂煤?jiǎn)明的向量輸入語言定義輸入激勵(lì)，也可以使用 QUARTUS II 的波形編輯程序直接畫出波形。仿真結(jié)果可以在波形編輯器或文件編輯器中看到，也可以作為波形文件或文本文件打印出來。為便于比較設(shè)計(jì)者可以使用波形編輯器把兩次仿真的結(jié)果重疊起來。 3 基于 FPGA的 PCM采編器系統(tǒng)設(shè)計(jì) PCM采編器系統(tǒng)分析及設(shè)計(jì) PCM 遙測(cè)系統(tǒng)是一種常用的遙測(cè)設(shè)備。它可以采集多路數(shù)據(jù)并進(jìn)行通信傳輸和數(shù)據(jù)處理， 它的多路數(shù)據(jù)采集設(shè)備 是 PCM 采編器。 PCM 采編器控制采集各個(gè)數(shù)據(jù)通道數(shù)據(jù)的時(shí)序，并加上幀同步碼形成一定格式的數(shù)據(jù)，再進(jìn)行并 /串轉(zhuǎn)換 ,形成串行數(shù)據(jù)流送到調(diào)制設(shè)備上傳送 [17]。歸納起來： PCM 采編器有如下功能： 1)控制數(shù)據(jù)采集的時(shí)序； 2)加幀同步碼 ,按一定格式組織數(shù)據(jù)包； 3)并 /串轉(zhuǎn)換。 圖 PCM 幀格式圖 圖 是一個(gè)典型的 PCM 幀格式圖。幀同步字?jǐn)?shù)據(jù)通道 1?數(shù)據(jù)通道 N。格式