【文章內(nèi)容簡介】 ADV7123 的電源端和模擬地端。 設(shè)計時序時，應(yīng)該注意 Pclk 是時鐘輸入端，在時鐘的上升沿瑣存 G0~G R0~R B0~B9 信號、 /SYNC 信號以及 /BLANK 信號。由 FPGA 提供的 Hsync(行 )和 Vsync(場 )同步信號，直接與 VGA顯示接口連接器相接。 3 個 10 位的 IOR、 IOB、 IOG 信號在點時鐘脈沖Pclk 的作用下送入到數(shù)據(jù)寄存器中，之后送到 3個 DAC模塊中，復(fù)合同步信號和復(fù)合消隱信號加到 IOR、 IOB、 IOG信號并送到輸出端。根據(jù)以上分析，設(shè)計出 VGA 接口電路如圖 所示。 圖 ADV7123 電路圖 15 HDMI 接口電路設(shè)計 HDMI 傳輸線包括三個不同的 TMDS 數(shù)據(jù)信息通道和一個時鐘通道，這些通道用來傳輸音視頻數(shù)據(jù)及附加信息，而 FPGA 輸出的是 24位的 RGB 信號，所以我們需要一個芯片來完成這種轉(zhuǎn)換。本設(shè)計采用 Silicon Image 公司的 Sil9134 作為 HDMI 源接口芯片，該芯片符合 標(biāo)準(zhǔn)的 HDMI 發(fā)送芯片，芯片處理的最高頻率達到 225MHz ，可滿足對高清視頻格式輸入輸出系統(tǒng)的要求。 Sil9134 是 Silicon Image 公司推出的第三代 HDMI 接收器。它符合 HDMI1． 3 規(guī)范，可支持最高單色 12 位深度，用 HDMI 線即可實現(xiàn)顯示 1080P@60Hz 的圖像。同時它后向兼容 DVI 1． O，因此它可以直接與 DVI源相連接，比如高清數(shù)字機頂盒和 PC 等。高效的色度轉(zhuǎn)換功能將 RGB視頻數(shù)據(jù)轉(zhuǎn)化為標(biāo)清格式或高清格式的 Ycbcr格式。 Sil9134支持 HDCP 加密功能，可以接收經(jīng)過 HDCP 密鑰加密的信息。這些密鑰降低了成本，同時對傳輸?shù)囊曨l信息做了最高級的安全保護。 Sil9134 使用了最新的 TMDS 核技術(shù)，這種技術(shù)通過了所有的 HDMI 兼容性測試。如圖 ，是 Sil9134 的功能圖。 圖 ， Sil9134 功能圖 Sil9134 電路圖如圖 所示 16 圖 ， Sil9134 電路圖 硬件電路總體框圖 FPGA 輸入 TW2867 Flash HDMI接口 Sil9134 VGA接口 ADV7123 DDR2 晶振電 路 17 4 軟件部分設(shè)計 完成了系統(tǒng)的硬件設(shè)計，接下來需要在 FPGA 上實現(xiàn)相應(yīng)的電路才能完成圖像數(shù)據(jù)的存儲與顯示。在研究了本設(shè)計需求之后，將 FPGA 中的模塊主要分為圖像剪切模塊、圖像存儲模塊和圖像顯示模塊。本設(shè)計運用 Verilog HDL 語言進行設(shè)計。下面將對圖像剪切模塊、圖像存儲模塊和圖像顯示模塊進行詳細的介紹。 本次設(shè)計開發(fā)工具為 ALTERA 公司的 Quartes ii 。 圖像剪切模塊 本次設(shè)計輸入的視頻源為 模擬 信號，分辨率為 1024x768，經(jīng)過 TW2867 轉(zhuǎn)換后，輸出為 16 位的 YCbCr 格式的視頻信號，分辨率仍然為 1024x768。因為要把視頻信號分別顯示在 VGA 和 HDMI 兩臺顯示器，所以要把視頻信號進行分割，分割后的視頻分辨率為原來的一半，即 512x768,VGA 顯示器顯示的是原視頻的左半部分， HDMI 顯示器顯示的是原視頻的右半邊分。下面將解釋剪切的代碼。 input[11:0] clipper_top, /*視頻剪切參數(shù)： top */ input[11:0] clipper_left, /*視頻剪切 參數(shù)： left */ input[11:0] clipper_width, /*視頻剪切參數(shù)： width */ input[11:0] clipper_height, /*視頻剪切參數(shù)： height */ clipper_top、 clipper_left 表示剪切的起始點， clipper_width、 clipper_height表示剪切的寬度和高度。 VGA 顯示的參數(shù) .clipper_left(1239。d0), .clipper_width(1239。d512), .clipper_top(1239。d0), .clipper_height(1239。d768), HDMI 顯示的參數(shù) .clipper_left(1239。d512), 18 .clipper_width(1239。d512), .clipper_top(1239。d0), .clipper_height(1239。d768), vin_x_t 和 vin_y_t 分別為點計數(shù)和行計數(shù)，然后滿足 assign clipper_wr_en = (vin_x_t clipper_left) amp。amp。 (vin_x_t = clipper_left + clipper_width) amp。amp。 (vin_y_t clipper_top) amp。amp。 (vin_y_t = clipper_top + clipper_height)。 則 clipper_wr_en 使能，把數(shù)據(jù)寫入 DDR2 中，完成剪切的功能。 圖像存儲模塊 要使用 DDR2，則需要初始化、寫數(shù)據(jù)、讀數(shù)據(jù)等等步驟，由于 DDR 的時序要求非常嚴(yán)格，所以操作 DDR2 是一個困難的工作。但是我們可以選擇 Altera 提供的 IP 核，來完 成設(shè)計。 IP(IntelleetualProperty)就是常說的知識產(chǎn)權(quán) ,在可編程邏輯領(lǐng)域 ,IP 核是指將數(shù)字電路中一些常用但比較復(fù)雜的功能模塊 ,比如 FIR 濾波器、快速傅立葉變換、 PCI接口等。本設(shè)計采用的 IP核就是軟 IP。圖 。 1為根據(jù) DDR 的使用手冊來設(shè)置 DDR IP核參數(shù)。 19 圖 設(shè)置 DDR2 IP 設(shè)置好 IP 之后，就相當(dāng)于一個盒子，我們只需要代入相應(yīng)的參數(shù)，就可以實現(xiàn)數(shù)據(jù)的存儲，程序代碼如下： vin_frame_buffer_ctrl vin_frame_buffer_ctrl_m0( .rst_n(rst_n), .vin_clk(buffer_f_rdclk), .vin_vs(vs), .vin_f(f), .vin_de(vfb_vin_de), .vin_data(vfb_vin_data), .vin_width(clipper_width), .vin_height(clipper_height), .fifo_afull(vfb_fifo_afull), .mem_clk(mem_clk), .wr_burst_req(wr_burst_req), .wr_burst_len(wr_burst_len), 20 .wr_burst_addr(wr_burst_addr), .wr_burst_data_req(wr_burst_data_req), .wr_burst_data(wr_burst_data), .burst_finish(burst_finish), .wr_max_line(wr_max_line), .base_addr(base_addr), .frame_addr(frame_addr) )。 圖像顯示模塊 從 DDR2 讀出的視頻數(shù)據(jù)，經(jīng)過插值算法處理后， VGA 和 HDMI 兩路信號的分辨率為1024x768,需要根據(jù) 中的視頻時序?qū)?shù)據(jù)進行處理，才能把視頻顯示出來。代碼如下： assign hs_ = (h_t h_fp 1239。d1) amp。amp。 (h_t h_fp + h_sync)。/*行同步產(chǎn)生 */ assign h_video = (h_t = h_fp + h_sync + h_bp) amp。amp。 (h_t h_total)。 assign v_video = (v_t = v_fp + v_sync + v_bp) amp。amp。 (v_t v_total)。 assign vs_ = (v_t v_fp 1239。d1) amp。amp。 (v_t v_fp + v_sync)。/*場同步產(chǎn)生 */ assign de_ = h_video amp。amp。 v_video。/*視頻有效數(shù)據(jù)產(chǎn)生 */ assign hs = hs_reg。 assign vs = vs_reg。 assign de = de_reg。 /*行計數(shù)器，用 于處理行相關(guān) */ always@(posedge dp_clk or negedge rst_n) begin 21 if(!rst_n) h_t = 1239。d0。 else if(h_t == h_total 1239。d1) h_t = 1239。d0。 else h_t = h_t + 1239。d1。 end /*場計數(shù)器，用于處理場相關(guān) */ always@(posedge dp_clk or negedge rst_n) begin if(!rst_n) v_t = 1239。d0。 else if(h_t == h_total 1239。d1) if(v_t == v_total 1239。d1) v_t = 1239。d0。 else v_t = v_t + 1239。d1。 else v_t = v_t。 end 軟件總體框圖 圖 為 代碼經(jīng)過綜合之后，生成的原理圖，即代碼的流程圖。 22 圖 綜合后的原理圖 23 5 設(shè)計流程及結(jié)果 工程編譯 建立工程，在 quartes ii 環(huán)境下編譯，編譯結(jié)果如圖 所示。如圖可知，該工程通過了所有步驟。 圖 工程編譯結(jié)果 從圖 可知 FPGA 的資源利用情況，其中邏輯單元 LE使用了 41%，管腳使用了 44%，內(nèi)部存儲器使用了 32%，由此可以知道該 FPGA 芯片足以擔(dān)任本次的設(shè)計工作。 下載程序 工程編譯成功之后，接著產(chǎn)生下載文件，下載方式如圖 。 24 圖 下載程序到 FPGA 由于 FPGA 是基于 RAM 結(jié)構(gòu)的，所以不具有掉電記憶功能，則要把程序存儲到 EEPROM里，當(dāng) FPGA 上電啟動時，它就從 EEPROM 里讀取程序。 板級仿真與驗證 程序下載到芯片后，需要運用示波器進行在線調(diào)試，由于本設(shè)計需要探測的信號較多，且無法用硬件將全部信號引出供示波器連接調(diào)試，為此本設(shè)計采用 Signaltap 進行現(xiàn)場調(diào)試。 Signaltap 是基于 Altera FPGA 的內(nèi)嵌的邏輯分析儀。它只需要一 個 JTAG 口就可以訪問到 FPGA 內(nèi)部和外部的所有信號。它可以探測不容易看到的信號，捕獲和顯示實時信號，這樣不僅避免購買昂貴的“邏輯分析儀”（如示波器），還大大的方便 FPGA 的現(xiàn)場調(diào)試。 本次設(shè)計的基礎(chǔ)是顯示時序，從圖 可知， 1024x768 分辨率 的水平同步信號頻率為 ，刷新頻率 (垂直同步信號頻率 )為 60Hz，圖像時鐘為 65MHz。 圖像時鐘以FPGA 時鐘倍頻到 65MHz，圖 是以 FPGA 時鐘為采樣時鐘，對水平同步信號和垂直同步信號進行采樣。 25 圖 信號采樣 已知 FPGA 時鐘 50M 的一個周期為 2 個時鐘，從上圖可知水平同步信號頻率的一個周期為 2068 個時鐘，則根據(jù)運算可知水平同步信號頻率為 ，同理可得垂直同步信號頻率為 60Hz，說明此次設(shè)計的顯示時序符合要求。 實驗結(jié)果 圖 ，產(chǎn)生 1024x768 的測試 信號 。 圖 產(chǎn)生測試圖像 如圖 ，是測試圖像經(jīng)過控制器輸出的圖像，符合本次設(shè)計的要求。 26 圖 設(shè) 計結(jié)果