【文章內(nèi)容簡介】 0)。 MING: OUT STD_LOGIC)。 END FENGMING。 ARCHITECTURE BHV OF FENGMING IS SIGNAL ING : STD_LOGIC。 BEGIN PROCESS (BCD) BEGIN IF BCD=0000000000000000 THEN ING=39。139。 ELSE IF BCD=0001000000000000 THEN ING=39。039。 ELSE IF BCD=0010000000000000 THEN ING=39。039。 ELSE IF BCD=0011000000000000 THEN ING=39。039。 ELSE IF BCD=0100000000000000 THEN ING=39。039。 ELSE IF BCD=0101000000000000 THEN ING=39。039。 ELSE ING=39。139。 IF BCD=0000000000110000 THEN ING=39。039。 ELSE IF BCD=0001000000110000 THEN ING=39。039。 ELSE IF BCD=0010000000110000 THEN ING=39。039。 ELSE IF BCD=0011000000110000 THEN ING=39。039。 ELSE IF BCD=0100000000110000 THEN ING=39。039。 END IF 。 END IF 。 END IF 。 END IF 。 END IF 。 END IF 。 END IF 。 END IF 。 END IF 。 END IF 。 END IF 。 MING=ING。 END PROCESS 。 END ARCHITECTURE 。 基于 FPGA 的病房呼叫系統(tǒng)的設(shè)計(jì) 16 功能仿真： 整體程序 采用原件例化語句將每個(gè)模塊集合起來 LIBRARY IEEE。 USE 。 USE 。 ENTITY xitong IS PORT (SIN_ain : IN STD_LOGIC_VECTOR ( 7 DOWNTO 0 )。 RST_ain : IN STD_LOGIC_VECTOR ( 7 DOWNTO 0 )。 CLK_ain : IN STD_LOGIC。 MING_out,L: OUT STD_LOGIC。 SCOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 LEDCS_out : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 )。 DISP_out: OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ))。 END xitong。 ARCHITECTURE F1 OF xitong IS COMPONENT SUOCUNQI PORT ( REST:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 1— 5 秒時(shí)間內(nèi)蜂鳴器工作 5 秒以后蜂鳴器不工作 基于 FPGA 的病房呼叫系統(tǒng)的設(shè)計(jì) 17 SIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 SOUT1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 SOUT2:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 SOUT3:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT。 COMPONENT HUANYOU PORT (SOUT:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 YOU1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 YOU2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT 。 COMPONENT HUANYOU2 PORT (REST:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 YOU1:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SOUT3:IN STD_LOGIC_VECTOR(7 DOWNTO 0) 。 ZQ:OUT STD_LOGIC。 LJ:OUT STD_LOGIC)。 END COMPONENT 。 COMPONENT TIME PORT (REST,SP,CLK:IN STD_LOGIC。 TI: OUT STD_LOGIC。 SECOND1,SECOND2,MINITUE1,MINITUE2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT 。 COMPONENT SOU PORT (SECOND1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SECOND2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 MINITUE1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 MINITUE2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 JISHI : OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 END COMPONENT 。 COMPONENT FENGMING PORT (BCD: IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 MING: OUT STD_LOGIC)。 END COMPONENT 。 COMPONENT DISPLAY PORT (CLK:IN STD_LOGIC。 SECOND1,SECOND2,MINITUE1,MINITUE2:IN 基于 FPGA 的病房呼叫系統(tǒng)的設(shè)計(jì) 18 STD_LOGIC_VECTOR(3 DOWNTO 0) 。 YOU:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DISP,LEDCS :OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT 。 SIGNAL A : STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) 。 SIGNAL B : STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) 。 SIGNAL C : STD_LOGIC。 SIGNAL D : STD_LOGIC 。 SIGNAL E : STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) 。 SIGNAL F : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) 。 SIGNAL G : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) 。 SIGNAL H : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) 。 SIGNAL I : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) 。 SIGNAL J : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) 。 SIGNAL K : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) 。 BEGIN U1 : SUOCUNQI PORT MAP ( SIN = SIN_ain ,SOUT1 = A , REST = RST_ain， SOUT3 = E , SOUT2 = SCOUT )。 U2 : HUANYOU PORT MAP ( SOUT = A ,YOU1 = F ,YOU2 = G )。 U3 : HUANYOU2 PORT MAP ( LJ = C ,ZQ = D ,REST = RST_ain, SOUT3 = E ,YOU1 = F )。 U4 : TIME PORT MAP ( REST = C , SP = D , CLK = CLK_ain , SECOND1 = H ,SECOND2 = I , MINITUE1 = J , MINITUE2 = K ,SE1 = S1 ,SE2 = S2 , MI2 = M2 , MI1 = M1 , TI =L )。 U5 : SOU PORT MAP ( JISHI = B ,SECOND1 = H ,SECOND2 = I , MINITUE1 = J , MINITUE2 = K )。 U6 : FENGMING PORT MAP ( BCD = B , MING = MING_out )。 U7 : DISPLAY PORT MAP ( DISP = DISP_out , LEDCS = LEDCS_out , YOU = G ,CLK = CLK_ain , SECOND1 = H , SECOND2 = I , MINITUE1 = J , MINITUE2 = K )。 END ARCHITECTURE F1。 基于 FPGA 的病房呼叫系統(tǒng)的設(shè)計(jì) 19 功能仿真 第五 秒到 第 八 秒的波形，蜂鳴器在的 5 秒后停止蜂鳴。 在第七秒時(shí)有人應(yīng)答，計(jì)數(shù)器歸零 電路圖 R E S T [ 7 . . 0 ]S I N [ 7 . . 0 ]S O U T 1 [ 7 . . 0 ]S O U T 3 [ 7 . . 0 ]S O U T [ 7 . . 0 ]Y O U 1 [ 3 . . 0 ]Y O U 2 [ 3 . . 0 ]R E S T [ 7 . . 0 ]Y O U 1 [ 3 . . 0 ]S O U T 3 [ 7 . . 0 ]LJZQC L KR E S TSPS E C O N D 1 [ 3 . . 0 ]S E C O N D 2 [ 3 . . 0 ]M I N I T U E 1 [ 3 . . 0 ]M I N I T U E 2 [ 3 . . 0 ]S E C O N D 1 [ 3 . . 0 ]S E C O N D 2 [ 3 . . 0 ]M I N I T U E 1 [ 3 . . 0 ]M I N I T U E 2 [ 3 . . 0 ]JI S H I [ 1 5 . . 0 ] B C D [ 1 5 . . 0 ] M I N GC L KS E C O N D 1 [ 3 . . 0 ]S E C O N D 2 [ 3 . . 0 ]M I N I T U E 1 [ 3 . . 0 ]M I N I T U E 2 [ 3 . . 0 ]Y O U [ 3 . . 0 ]D I S P [ 7 . . 0 ]L E D C S [ 7 . . 0 ]T I M E: U 4 SO U : U 5F EN G M I N G : U 6C L K_ a i nM I N G _ o u tSI N _ a i n [ 7 . . 0 ]L ED C S_ o u t [ 7 . . 0 ]D I SP_ o u t [ 7 . . 0 ]R ST _ a i n [ 7 . . 0 ]H U A N Y O U : U 2H U A N Y O U 2 : U 3SU O C U N Q I : U 1D I SPL A Y : U 7 4 總結(jié) 我們先從呼叫系統(tǒng)所需要的的功能及其應(yīng)該具有的功能下手 ，總結(jié)出這些，并對(duì)每個(gè)功能模塊進(jìn)行 VHDL 的編譯 ，使得每一個(gè)模塊可以完成相應(yīng)的功能 。進(jìn)行元件例化 將所有模塊進(jìn)行綜合。 在這過程中，我們經(jīng)過一個(gè)個(gè)問題的提出和改正，例如 sp 高低電 平的應(yīng)用，端口寬度的不同，計(jì)時(shí)器不工作和計(jì)時(shí)器不停止等等的問題，最總實(shí)現(xiàn)了病房呼叫系統(tǒng)的設(shè)計(jì)。雖然我們克服了一個(gè)又一個(gè)的問題，但限于我們的學(xué)習(xí)，在編輯過程中還存在這樣或那樣的問題。通過這次的課程設(shè)計(jì)，使我對(duì) FPGA 的設(shè)計(jì)有了更加直觀的認(rèn)識(shí)，雖然這次的設(shè)計(jì)不是很完美，但在以后的學(xué)習(xí)中我會(huì)去完善它的。 5 秒?yún)^(qū) 6 秒?yún)^(qū) 7 秒?yún)^(qū) 基于 FPGA 的病房呼叫系統(tǒng)的設(shè)計(jì) 20 5 參考文獻(xiàn) 【 1】 EDA技術(shù)使用教程 潘松，黃繼業(yè)著 北京 科學(xué)出版社 【 2】 EDA技術(shù)與 VHDL 黃繼業(yè)著 北京 清華大學(xué)出版社 【 3】 附件 Based on FPGA ward called system design Abstract： Ward call system, as the name suggests, i