【正文】 3 DOWNTO 0)。 ELSE IF SOUT(5)=39。 END IF 。 ARCHITECTURE bhv OF HUANYOU2 IS BEGIN PROCESS(YOU1) BEGIN IF YOU1=0001 THEN LJ=REST(0)。 END PROCESS。 END IF。 SECOND1(3 DOWNTO 0 )=SEC1(3 DOWNTO 0)。 END IF。 ELSE SEC2=0000。 USE 。139。 THEN MINI2 =0000。 END IF 。 END DISPLAY。 PROCESS(CLK_1K) VARIABLE CNT2: STD_LOGIC_VECTOR(3 DOWNTO 0)。 DATA=YOU?！?5 WHEN 0110=DISP=10000010 。 SECOND2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END FENGMING。 IF BCD=0000000000110000 THEN ING=39。 END IF 。 LEDCS_out : OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 )。 ZQ:OUT STD_LOGIC。 COMPONENT DISPLAY PORT (CLK:IN STD_LOGIC。 BEGIN U1 : SUOCUNQI PORT MAP ( SIN = SIN_ain ,SOUT1 = A , REST = RST_ain， SOUT3 = E , SOUT2 = SCOUT )。 USE 。 YOU1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 MINITUE2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL F : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) 。 ENTITY SUOCUNQI IS PORT( REST:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 IF REST(1)=39。039。139。139。 SOUT1=SOUT。 THEN YOU=0010。 ELSE IF SOUT(7)=39。 YOU XUAN 2 LIBRARY IEEE。 END IF。 ELSE IF YOU1=1000 THEN ZQ=SOUT3(7)。 SECOND1,SECOND2,MINITUE1,MINITUE2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 THEN CNT := CNT +1。 SEC1 =0000。 END IF 。 END ARCHITECTURE ONE 。039。 END IF 。 USE 。039。 IF CNT2 =0001 THEN LEDCS=00010000。 ELSE IF CNT 20 THEN CLK_1K=39。 END ARCHITECTURE 。039。039。 ARCHITECTURE ONE OF SOU IS BEGIN JISHI(15 DOWNTO 12)=SECOND1。 END IF 。039。EVENT AND CLK =39。 USE 。 ELSE IF YOU1=0100 THEN ZQ=SOUT3(3)。 ELSE IF YOU1=0101 THEN LJ=REST(4)。 END PROCESS。 THEN YOU=0110。139。 ELSE SOUT(7)=39。 END IF。139。139。139。 U7 : DISPLAY PORT MAP ( DISP = DISP_out , LEDCS = LEDCS_out , YOU = G , CLK = CLK_ain , SECOND1 = H , SECOND2 = I , MINITUE1 = J , MINITUE2 = K )。 SIGNAL B : STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) 。 基于 FPGA 的病房呼叫系統(tǒng)的設(shè)計 22 END COMPONENT 。 SOUT2:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。雖然我們克服了一個又一個的問題，但限于我們的學(xué)習(xí)，在編輯過程中還存在這樣或那樣的問題。 SIGNAL H : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) 。 END COMPONENT 。 END COMPONENT 。 RST_ain : IN STD_LOGIC_VECTOR ( 7 DOWNTO 0 )。 END IF 。 ELSE IF BCD=0101000000000000 THEN ING=39。 程序： LIBRARY IEEE。連接模塊的輸出部分和時間模塊的 mmss 各部分相互對應(yīng)，模塊輸出部分位寬的15— 12 位與計秒的個位的 3— 0 位對應(yīng)，位寬的 11— 8 位與計秒的十位的 3— 0 想對應(yīng)，位寬的 7— 4 位與計分的個位的 3— 0 想對應(yīng)，位寬的 3分 十位 分 個位 橫杠 秒 十位 秒 個位 病房號 基于 FPGA 的病房呼叫系統(tǒng)的設(shè)計 14 — 0 位與計分的十位的 3— 0 為相對應(yīng)。—— 1 WHEN 0010=DISP=10100100 。 DATA=SECOND2。 分 個位 分 十位 秒 個位 秒 十位 基于 FPGA 的病房呼叫系統(tǒng)的設(shè)計 12 END IF。 ENTITY DISPLAY IS PORT(CLK:IN STD_LOGIC。 ELSE MINI1=0000。 END IF。 SECOND2(3 DOWNTO 0 )=SEC2(3 DOWNTO 0)。 END PROCESS 。139。039。 SIGNAL SEC1,SEC2:STD_LOGIC_VECTOR(3 DOWNTO 0 )。 END IF。 END IF。 SOUT3:IN STD_LOGIC_VECTOR(7 DOWNTO 0) 。 END IF 。 THEN YOU=0100。 ENTITY HUANYOU IS PORT(SOUT:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 AND SIN(7)=39。 THEN SOUT(5)=39。 ELSE SOUT(3)=39。 END IF。139。 原理圖： 2 方案論證 我對這個設(shè)計開始 和現(xiàn)在所用的設(shè)計不同的方案，但在頂層設(shè)計時發(fā)現(xiàn)并不好實現(xiàn)，中間的信號太多太龐雜，連接起來比較復(fù)雜，但在后續(xù)編輯中沒有預(yù)期的效果，在多次調(diào)試仿真中無法得到想要的結(jié)果，所以我選擇了排除錯誤，首先從自身下手 ，對每個模塊進(jìn)行單獨(dú)設(shè)計，利用 VHDL 語言的可移植性，應(yīng)用原件例化語句將模塊連接起來，通過例化后的電路圖與原理圖進(jìn)行比較，看是否有連錯等問題。 關(guān)鍵字： 病房呼叫，系統(tǒng)， FPGA，模塊， VHDL 1 原理 假設(shè)有 8 個病房，即有八個信號輸入 ，同時要有時間顯示與聲音提示。 —— 輸入信號 SIN:IN STD_LOGIC_VECTOR (7 DOWNTO 0)。139。 END IF。 ELSE SOUT(4)=39。 THEN SOUT(6)=39。 SOUT2=SOUT。139。 THEN YOU=0111。 END ARCHITECTURE。 ELSE IF YOU1=0110 THEN LJ=REST(5)。 ELSE IF YOU1=0101 THEN ZQ=SOUT3(4)。 程序一： LIBRARY IEEE。139。039。 基于 FPGA 的病房呼叫系統(tǒng)的設(shè)計 9 END IF 。 ARCHITECTURE TWO OF TIME1 IS SIGNAL TIMECLK:STD_LOGIC。139。EVENT AND TIMECLK =39。 END PROCESS。 IF CNT 10000 THEN CLK_1K=39。 IF CNT2 =0001 THEN LEDCS=00010000。 END IF?！?橫杠 WHEN 1011=DISP=10111111 。 ARCHITECTURE ONE OF SOU IS BEGIN JISHI(15 DOWNTO 12)=SECOND1。039。039。 MING=ING。 SOUT1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 SECOND1,SECOND2,MINITUE1,MINITUE2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 SIGNAL A : STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) 。 U6 : FENGMING PORT MAP ( BCD = B , MING = MING_out )。 SCOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 SOUT3:IN STD_LOGIC_VECTOR(7 DOWNTO 0) 。 END COMPONENT 。 SIGNAL K : STD_LOGIC_VECTOR ( 3 DOWNTO 0 ) 。 END SUOCUNQI。139。139。139。 END IF。 USE 。139。 END IF 。 ZQ:OUT STD_LOGIC。 END IF。 END IF。 SIGNAL MINI1,MINI2:STD_LOGIC_VECTOR(3 DOWNTO 0 )。 ELSE CNT :=0 。 ELSE SEC1=0000。 USE 。 END FENGMING。 IF BCD=0000000000110000 THEN ING=39。 END IF 。 END DISPLAY。 PROCESS(CLK_1K) VARIABLE CNT2: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE CNT: INTEGER RANGE 0 TO 2500000 。 SIGNAL DATA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF 。 ELSE IF BCD=0001000000110000 THEN ING=39。 BEGIN PROCESS (BCD) BEGIN IF BCD=0000000000000000 THEN ING=39。 SECOND2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ELSE SEC2=0000。039。 MINITUE2(3 DOWNTO 0)=MINI2(3 DOWNTO 0)。 END IF。 END IF。 END HUANYOU2。 END IF 。 ELSE IF SOUT(4)=39。 YOU1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。139。139。139。039。 BEGIN PROCESS(REST,SIN) BEGIN IF REST(0)=39。 U2 : HUANYOU PORT MAP ( SOUT = A ,YOU1 = F ,YOU2 = G )。 SECOND1,SECOND2,MINITUE1,MINITUE2:IN STD_LOGIC_VECTOR(3 DOWNTO 0) 。 LJ:OUT STD_LOGIC)。 DISP_out: OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0 ))。 END ARCHITECTURE F1。 SIGNAL C : STD_LOGIC。 COMPONENT SOU PORT (SECOND1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SOUT3:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END ARCHITECTURE 。039。039。 JISHI(7 DOWNTO 4)=MINITUE1。 WHEN OTHERS =NULL。 END IF。 ELSE IF CNT2 =0010 THEN