【正文】 信號為低電平（預置時間結束）時，被測信號的上升沿通過D觸發(fā)器的輸出端，同時關閉計數(shù)器的計數(shù)。CNT1和CNT2是兩個可控計數(shù)器，標準頻率（fs）信號從CNT1的時鐘輸入端CLK輸入；經整形后的被測信號（fx）從CNT2的時鐘輸入端CLK輸入。表1所列為標頻在10MHz時閘門時間與最大允許誤差的對應關系[8]。閘門時間越長，標準頻率越高，測頻的相對誤差就越小。 （42）其中fxe為被測信號頻率的準確值。設在一次實際閘門時間τ中計數(shù)器對被測信號的計數(shù)值為Nx，對標準信號的計數(shù)值為Ns。然后預置閘門關閉信號（下降沿）到時，計數(shù)器并不立即停止計數(shù)，而是等到被測信號的上升沿到來時才結束計數(shù)，完成一次測量過程。圖41等精度測頻原理波形圖在測量過程中，有兩個計數(shù)器分別對標準信號和被測信號同時計數(shù)。1個字誤差，并且達到了在整個測試頻段的等精度測量。等精度測頻方法是在直接測頻方法的基礎上發(fā)展起來的。1個字誤差，并且測試精度與計數(shù)器中記錄的數(shù)值Nx或Ns有關。測周期法需要有標準信號的頻率fs，在待測信號的一個周期Tx內，記錄標準頻率的周期數(shù)Ns，則被測信號的頻率為： 。 等精度測頻原理及誤差分析常用的直接測頻方法主要有測頻法和測周期法兩種。又由于采用FPGA芯片來實現(xiàn)頻率測量，因而具有高集成度、高速和高可靠性的特點。傳統(tǒng)的測量方法是直接對被測頻率信號計數(shù)，或將被測頻率信號作門控信號，對標準頻率信號進行計數(shù)，造成測量結果受速度頻率波動，標準頻率精度和大小等因素的影響，測量精度隨速度的變化而變化，在實際應用中有很大的局限性。本系統(tǒng)也采用液晶作顯示。 FPGAFPGA是整個測量系統(tǒng)的主要部分，擔負對前端脈沖信號的處理、計算、以及信號的同步，計數(shù)等任務，其次，將測量的數(shù)據(jù)經計算后，將得到的數(shù)據(jù)用液晶顯示出來。是目前常用的一種測量轉速的方法。這種測量方法具有傳感器結構簡單通過以上分析，此次設計采用光電傳感器做為轉速信號拾取，采用穿透法測量電機轉速。該電量可以是模擬量或數(shù)字量，現(xiàn)代傳感器還可以輸出開關量，用于數(shù)字邏輯電路。這種方法設計難度大，信號穩(wěn)定度差，在模擬處理系統(tǒng)中不宜采用。方法如下：（1）通過敏感元件拾取被測信號敏感元件體積小，可以根據(jù)用戶及環(huán)境要求做成各種形狀的探頭，它能將被測的物理量變換成電流、電壓，只要選擇合適的元件參數(shù)。這種方法的測量精度不隨被測脈沖的頻率高低變化而改變，在全量程范圍內顯示值的有效位數(shù)相同，即它們的測量精度相等。這兩種測速方法各有優(yōu)缺點，“M”法一般用于高速測量，在轉速較低時，測量誤差較大，而且，檢測裝置對轉速分辨能力也變差；而“T”法一般用于低速測量，速度越低測量精度越高，但在測量高轉速時，誤差較大。設置的時間過長，可以提高精度，但在轉速較快的情況下，所計的脈沖數(shù)增大（碼盤孔數(shù)已定情況下），限制了轉速測量的量程。因此，為了提高測量精度，T要有足夠長的時間。(2) 測頻法“M” 法在一定測量時間T內，測量脈沖發(fā)生器（替代輸入脈沖）產生的脈沖數(shù)m1來測量轉速。因此要求脈沖的上升沿（或下降沿）陡峭和計數(shù)和定時嚴格同步。fc為硬件產生的基準時鐘脈沖頻率單位Hz。如圖31所示：圖31 “T”法脈寬測量Tp通過定時器測得。用以采集數(shù)據(jù)的碼盤，可以是單孔或多孔，對于單孔碼盤測量兩次脈沖間的時間，就可測出轉速數(shù)據(jù)，Tp也可以用時鐘脈沖數(shù)來表示。這種以測量頻率來實現(xiàn)測量轉速的方法，稱測頻法。另一類是用單位時間內測得物體的旋轉角度來計算速度。一類是在給定的角位移距離內，通過測量這一角位移的時間來進行測速的方法，稱測周法，即“T”法。常用的傳感器種類有光電傳感器、電磁式傳感器、電容式傳感器等，而測量方法上有測量轉速周期、轉速頻率等。計數(shù)式方法是用某種方式讀出一定時間內的總轉數(shù)；模擬式方法是測出由瞬時轉速引起的某種物理量的變化；同步式是用利用已知的頻率與旋轉體的旋轉同步來測量轉速。即： (31)n:轉速 單位：轉/分鐘N：采樣時間內所計脈沖個數(shù)T：采樣時間 單位：分鐘m:每旋轉一周所產生的脈沖個數(shù)如果m=60，那么在1秒鐘內脈沖個數(shù)N就是轉速n，即： (32)通常m為60。不論長期或臨時轉速測量，都可以通過測量轉軸上預留的一轉一齒的鑒相信號或光電信號的周期，換算出轉軸的頻率或者轉速。 Synthesis（分析與綜合）圖形或HDL編輯 Fitte（適配器）Assembler（編程文件匯編）編程器設計輸入綜合或編譯適配器下載Timing Analyzer（時序分析器）仿真圖21 Quartus II設計流程第三章 基于FPGA的轉速測量原理 轉速測量原理一般的轉速長期測量系統(tǒng)是預先在軸上安裝一個有60齒的測速齒盤，用變磁阻式或電渦流式傳感器獲得一轉60倍轉速脈沖，再用測頻的辦法實現(xiàn)轉速測量。編譯和仿真經檢測無誤后，便可以將下載信息通過Quartus II提供的編程器下載入目標器件中了[5]。在進行編譯后，可對設計進行時序仿真。 Quartus II擁有性能良好的設計錯誤定位器，用于確定文本或圖形設計中的錯誤。Quartus II允許來自第三方的EDIF文件輸入，并提供了很多EDA軟件的接口，Quartus II支持層次化設計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設計方式完成的模塊(元件)進行調用，從而解決了原理圖與HDL混合輸入設計的問題。在圖21下排的流程框圖，是與上面的Quartus II設計流程相對照的標準的EDA開發(fā)流程。例如各類片上存儲器、DSP模塊、LVDS驅動器、PLL以及SERDES和DDIO電路模塊等。Altera提供的LPM函數(shù)均基于Altera器件的結構做了優(yōu)化設計。在Compiler Tool窗口中，可以打開該模塊的設置文件或報告文件，或打開其他相關窗口?？梢酝ㄟ^選擇Start Colnpilation來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。編譯器包括的功能模塊有分析/綜合器(Analysis amp。此外，Quartus II與MATLAB和DSP Builder結合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關鍵EDA工具。Quartus II也可以利用第三方的綜合工具，如Leonardo Speetrum、SynplifyPro、FPGA Compi1er II，并能直接調用這些工具。Altera的Quartus II提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需要，也是單芯片可編程系統(tǒng)(SOPC)設計的綜合性環(huán)境和SOPC開發(fā)的基本設計工具，并為Altera DSP開發(fā)包進行系統(tǒng)模型設計提供了集成綜合環(huán)境。Quartus II在21世紀初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境Max+plus II的更新?lián)Q代產品，其界面友好，使用便捷。在成功的完成了設計描述、綜合優(yōu)化、配置和配置后的時序仿真之后，則可以對器件編程和繼續(xù)進行系統(tǒng)設計的其它工作[4]。因為己經得到了實際連線引起的時延數(shù)據(jù)，所以仿真結果能比較精確的預期未來芯片的實際性能。配置指的是將綜合優(yōu)化處理后得到的優(yōu)化了的網(wǎng)絡表，安放到前面選定的CPLD或FPGA目標器件中。選擇目標器件、輸入約束條件后，VHDL綜合優(yōu)化軟件工具將對VHDL源代碼進行處理，產生一個優(yōu)化了的網(wǎng)絡表，并可以進行粗略的時序仿真。通過功能仿真，在設計前期糾正缺陷和錯誤，可以節(jié)省后期的時間，縮短整體開發(fā)周期。在功能仿真階段，主要對所設計的電路進行功能驗證，通過功能仿真，發(fā)現(xiàn)設計存在的缺陷。編寫VHDL語言的代碼與其它計算機程序語言的代碼有很大的不同，編寫的VHDL代碼必須能夠綜合到采用可編程邏輯器件來實現(xiàn)的數(shù)字邏輯之中。而自底向上的處理方式恰恰相反。系統(tǒng)描述應決定設計方式，設計方式主要有兩種:自頂向下設計、自底向上設計。（2）設計輸入。利用VHDL語言進行程序設計可以分為以下幾個步驟:（1）確定電路具體功能。當然，最具普遍性的輸入方法是VHDL程序的文本方式。這兩種方式必須首先通過EDA工具進行排錯編譯，變成VHDL格式，為進一步的邏輯綜合做準備。作為一種工業(yè)標準，VHDL易于共享，適合大規(guī)模協(xié)作開發(fā)。VHDL的語法非常規(guī)范，可讀性極強。同時，VHDL也支持慣性延遲和傳輸延遲，以便準確建立硬件電路模型。VHDL既可以描述系統(tǒng)級電路，又可以描述門級電路。VHDL的移植能力非常強，它是一種標準的硬件描述語言同一個設計的程序可以被不同的工具所支持，包括綜合工具、仿真工具、系統(tǒng)平臺等。采用VHDL設計硬件電路時，并不需要首先確定使用哪種器件，當設計完成后，再根據(jù)消耗的資源，選擇合適的器件。支持層次化和模塊化設計，同時，VHDL還支持同步、異步和隨機電路設計。VHDL擁有強大的語言結構，可以用簡潔的程序描述復雜的邏輯控制。1993年被更新為IEEE標準1164。 FPGA設計語言介紹 VHDL的英文全名是VHSIC(Very High Speed Integated Circuit)Hardware Description Language。當電路有少量的改動時，更能顯示出FPGA的優(yōu)勢。因此，用FPGA試制樣本，能以最快的速度占領市場。所以，F(xiàn)PGA的資金投入少，節(jié)省了許多潛在的花費。FPGA芯片是特殊的ASIC芯片,除了具有ASIC的特點之外,還具有以下幾個優(yōu)點：（1）隨著超大規(guī)模集成電路（Very Large Scale IC,VLSI）工藝的不斷提高，單一芯片內部可以容納上百萬個晶體管，F(xiàn)PGA芯片的規(guī)模也越來越大，其單片邏輯門數(shù)已達到上百萬門，所實現(xiàn)的功能越來越強，同時還可以實現(xiàn)系統(tǒng)集成。因此，F(xiàn)PGA的使用非常靈活。當需要修改FPGA功能時，只需換一片EPROM即可。掉電后，F(xiàn)PGA恢復成白片，內部邏輯關系消失，因此，F(xiàn)PGA能夠反復使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FLEX系列等。（5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。（3）FPGA內部有豐富的觸發(fā)器和I／O引腳。FPGA的基本特點主要有：（1）采用FPGA設計ASIC電路，用戶不需要投片生產，就能得到合用的芯片。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。第二章 FPGA技術介紹FPGA技術采用VHDL硬件描述語言作為設計輸入，內部有強大的庫支持，在電子設計的各個階段、各個層次通過模擬仿真驗證。本文基于FPGA設計的轉速測量系統(tǒng)，主要分為6章。并且，幾乎不需做很大改變直接就能作為單獨的使用產