【正文】 ovation. In order to make the observation time at the same time, can understand other and human closely related information, such as temperature, week, dates, electronic digital clock was born, it sets the time, date, weeks and temperature functions in one, which makes it very convenient, direct display, functional diversity, simple circuit, and many other advantages, conform to the trend of the development of electronic instruments, and has a broad market prospect. EDA technology is dependent on powerful puters in the EDA software platform, with VHDL VHDL for system logic describing means plete design documents, automatically logic optimization and simulation test until realize the set electronic circuit system function. This paper introduces the design based on VHDL VHDL multifunction digital alarm clock of thinking and skills. In Quartus 11 development environments pile and simulation the design process, and then the operation status of debugging validation procedures. The simulation and verification results show that the design method is feasible, and the digital clock can be realized when the alarm clock play music timing adjustment function has certain practical applications. Keywords: the Digital Alarm Clock。 中國 EDA 市場已漸趨成熟，不過大部分設計工程師面向的是 PC 主板和小型 ASIC 領域，僅有小部分（約 11%）的設計人員工發(fā)復雜的片上系統(tǒng)器件。 2 FPGA 簡介 FPGA 概述 FPGA 是現(xiàn)場可編程門陣列（ Field Programmable Gate Array）的簡稱，與之相應的 CPLD是復雜可編程邏輯器件（ Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA?？删幊踢壿嬆K CLB 是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關，它們將各個 CLB 之間或CLB、 IOB 之間以及 IOB 之間連接起來，構成特定功能的電路?？梢苑譃殡娐吩韴D描述，狀態(tài)機描述和波形描述 3 種形式。 4 3 設計的總體方案 流程圖： 圖 1 模塊組成 本多功能數(shù)字時鐘由三個模塊組成： （ 1）時間顯示模式： 24 小時制顯示當前時間：小時用 8 與 7 數(shù)碼管，分鐘用 5 與 4 位數(shù)碼管，秒由 2 與 1位數(shù)碼管表示，小時與分鐘之間、分鐘與秒之間用 3 和 6 位數(shù)碼管顯示 “—”，總計八位七段數(shù)碼顯示管。 4 設計的詳細原理 此多功能數(shù)字時鐘是由多個模塊組成，各個模塊實現(xiàn)各自不同的作用，綜合起來，便是多功能數(shù)字時鐘。 5 設計的步驟和過程 計時模塊： if clk_1k39。 if secondL=10 then 10 秒計時。 if minuteL=10 then 10 分鐘計時。 if hourL=10 then 10 小時計時。 校時模塊： if clk39。039。139。 when 2 = if( k=39。139。 elsif( p=39。 and up=39。 end if。 and down=39。)then secondL= secondL +1。 end case。 p=down。 end if。 and down=39。)then alarm_hourL= alarm_hourL+1。039。)then alarm_minuteH= alarm_minuteH 1。039。139。 when 6 = if( k=39。139。039。139。 case t is To display the time. when 0 = L=000。0 when 1 = dled=X60。8 when 9 = dled=XF6。1 when 2 = dled=XDA。0 when 1 = dled=X60。8 when 9 = dled=XF6。1 when 2 = dled=XDA。0 when 1 = dled=X60。8 when 9 = dled=XF6。 if (naozhong=39。 （ 2）將 time 鍵置于 ?0?，輸入 clk 信號，并將 set 改為 20 分頻信號， up 與 down 信號交叉為 1，得到時鐘輸出波形為： 圖 3 如圖所示此時時間不是正常變化，因為有手動設置進行 up（ +1）操作和 down（ 1）操作，并且將時間由數(shù)碼管顯示。并能根據(jù)仿真結果分析設計的存在的問題和缺陷，從而進行程序的調試和完善。 參考文獻 [1]高吉祥 .電子技術基礎實驗與課程設計 [M].電子工業(yè)出版社 ， 2020 [2]呂思忠 .數(shù)子電路實驗與課程設計 [M].哈爾濱工業(yè)大學出版社 ， 2020 [3]謝自美 .電子線路設計、實驗、測試 [M].華中理工大學出版社 ,2020 [4]趙志杰 .集成電路應用識圖方法 [M].機械工業(yè)出版社 ， 2020 [5]張慶雙 .電子元器件的選用與檢測 [M].機械工業(yè)出版社 ， 2020 [6]趙保經 .中國集成電路大全 [M].國防工業(yè)出版社 ,1985 [7]王開軍 ,姜宇柏 .面向 CPLD/FPGA 的 VHDL 設計 [M].機械工業(yè)出版社 ,2020 [8]廖日坤 .CPLD/FPGA嵌入式應用開發(fā)技術白金手冊 [M].中國電力出版社， 2020