【正文】 并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問(wèn)題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 if (naozhong=39。0 when 1 = dled=X60。8 when 9 = dled=XF6。1 when 2 = dled=XDA。0 when 1 = dled=X60。139。139。139。)then alarm_minuteH= alarm_minuteH 1。)then alarm_hourL= alarm_hourL+1。 end if。 end case。 and down=39。 and up=39。139。139。 校時(shí)模塊： if clk39。 if minuteL=10 then 10 分鐘計(jì)時(shí)。 5 設(shè)計(jì)的步驟和過(guò)程 計(jì)時(shí)模塊： if clk_1k39。 4 3 設(shè)計(jì)的總體方案 流程圖： 圖 1 模塊組成 本多功能數(shù)字時(shí)鐘由三個(gè)模塊組成： （ 1）時(shí)間顯示模式： 24 小時(shí)制顯示當(dāng)前時(shí)間：小時(shí)用 8 與 7 數(shù)碼管，分鐘用 5 與 4 位數(shù)碼管，秒由 2 與 1位數(shù)碼管表示，小時(shí)與分鐘之間、分鐘與秒之間用 3 和 6 位數(shù)碼管顯示 “—”，總計(jì)八位七段數(shù)碼顯示管?？删幊踢壿嬆K CLB 是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連接線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè) CLB 之間或CLB、 IOB 之間以及 IOB 之間連接起來(lái)，構(gòu)成特定功能的電路。 中國(guó) EDA 市場(chǎng)已漸趨成熟，不過(guò)大部分設(shè)計(jì)工程師面向的是 PC 主板和小型 ASIC 領(lǐng)域，僅有小部分（約 11%）的設(shè)計(jì)人員工發(fā)復(fù)雜的片上系統(tǒng)器件。 5 參考文獻(xiàn) .................................................. 錯(cuò)誤 !未定義書(shū)簽。在 Quartus 11 開(kāi)發(fā)環(huán)境中編譯和仿真了所設(shè)計(jì)的程序，并逐一調(diào)試驗(yàn)證程序的運(yùn)行狀況。開(kāi)展 “數(shù)控化 ”工程和 “數(shù)字化 ”工程。 HDL 既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。 （ 3）鬧鐘設(shè)定模式： 5 將 time 鍵置于 ?1?，設(shè)定模式與校時(shí)時(shí)設(shè)定一樣，運(yùn)用功能鍵 set 鍵對(duì)八位數(shù)碼管進(jìn)行選擇，并由功能鍵 up 鍵進(jìn)行 +1 與 down 鍵進(jìn)行 1 操作，通過(guò)此 4 個(gè)功能鍵進(jìn)行校時(shí)設(shè)置。 if ct=1000 then 1 秒計(jì)時(shí)。 minuteH:=0。 p=down if time=39。139。 and up=39。 and down=39。039。139。)then alarm_hourH= alarm_hourH+1。)then 9 alarm_hourL= alarm_hourL1。139。139。 end if。 asecondH= alarm_secondH。5 when 6 = dled=XBE。 end case。 Blanked. when 6 = L=110。5 when 6 = dled=XBE。 此模塊實(shí)現(xiàn)鬧鐘蜂鳴以及整點(diǎn)蜂鳴報(bào)時(shí)。在本設(shè)計(jì)調(diào)試過(guò)程中遇到 了一些問(wèn)題如下： ，數(shù)碼管顯示全部為零，計(jì)數(shù)器不工作，經(jīng)分析得知程序中的總的清零信號(hào)保持有效狀態(tài)，改動(dòng)程序后計(jì)數(shù)器開(kāi)始計(jì)數(shù)。 （ 4）將 time 置于 ?1?，并可以改變 set 鍵進(jìn)行數(shù)碼管選擇，并用 up（ +1）操作和 down（ 1）操作，進(jìn)行鬧鐘的初步設(shè)定。 end case。4 when 5 = dled=XB6。3 when 4 = dled=X66。 when 2 = L=010。1 when 2 = dled=XDA。 aminuteH=minuteH。139。)then alarm_minuteL= alarm_minuteL1。)then alarm_minuteH= alarm_minuteH +1。 end if。 then if ( d=39。 and down=39。 and up=39。139。139。)then stat=stat+1。 end if。 end if。 輸入： time 狀態(tài)轉(zhuǎn)換鍵， set 數(shù)碼管選定鍵， up+1 鍵， down1 鍵 輸出：設(shè)定后的 秒，分，小時(shí) （ 4）設(shè)定鬧鐘模塊： 與校時(shí)操作類似，只是先將 time 鍵置于 ?1?， 再運(yùn)用功能鍵 set 鍵對(duì)八位數(shù)碼管進(jìn)行選擇，并由功能鍵 up 鍵進(jìn)行 +1 與 down 鍵進(jìn)行 1 操作，通過(guò)此 4 個(gè) 功能鍵進(jìn)行校時(shí)設(shè)置 輸入： time 狀態(tài)轉(zhuǎn)換鍵， set 數(shù)碼管選定鍵， up+1 鍵， down1 鍵 輸出：所定的鬧鐘時(shí)間 秒，分，小時(shí) （ 5）整點(diǎn)蜂鳴報(bào)時(shí) 運(yùn)用軟件進(jìn)行設(shè)置，當(dāng) minuteH 與 minuteL 均為零時(shí)，蜂鳴器響，也就是沒(méi)次整點(diǎn)時(shí)，蜂鳴器自動(dòng)響一分鐘，如果想設(shè)置響的時(shí)間，可以手動(dòng)改即可。電路原理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。通過(guò)軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB 完成以后，利用 CPLD/FPGA 的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。 VHDL 2 1 緒論 在信息產(chǎn)業(yè)中 EDA 產(chǎn)生的影響 隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國(guó)防、航天、醫(yī)學(xué)、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中， EDA 技術(shù)的含量正以驚人的速度上升 。 嵌入式系統(tǒng)綜合實(shí)驗(yàn) 題 目 基于嵌入式的數(shù)字鬧鐘系統(tǒng)設(shè)計(jì) 學(xué)生姓名 秦乙 學(xué) 號(hào) 20202009087 學(xué) 院 電子與信息工程學(xué)院 專 業(yè) 信息工程 二Ｏ一Ｏ 年 十二 月 二十七 日 目 錄 論文標(biāo)題 ................................................... 錯(cuò)誤 !未定義書(shū)簽。 FPGA 。它如同一張白紙或是一 堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入或硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。 MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。 輸入： 250KHz 脈沖，控制鍵 time 等 輸出：秒、分、小時(shí) （ 3）校時(shí)模塊 : 將 time 鍵置于 ?0?， 運(yùn)用功能鍵 set 鍵對(duì)八位數(shù)碼管進(jìn)行選擇，并由功能鍵 up 鍵進(jìn)行+1 與 down 鍵進(jìn)行 1 操作，通過(guò)此 4 個(gè)功能鍵進(jìn)行校時(shí)設(shè)置。 secondH:=secondH+1。 hour