基于fpga的ic卡電話計費(fèi)系統(tǒng)的設(shè)計-閱讀頁
2024-11-28 01:35本頁面
【正文】 rt(sel: in std_logic_vector(2 downto 0)。 dout: out std_logic_vector(3 downto 0))。 architecture seg_sel of segscan is begin process(sel) begin case sel is when 000= dout=din(23 downto 20)。 when 010= dout=din(15 downto 12)。 when 100= dout=1111。 第 13 頁 when 110= dout=din(7 downto 4)。 when others= dout=1111。 end process。 ③ 38 譯碼器的功能是根據(jù)八進(jìn)制計數(shù)器的輸出產(chǎn)生用來選通一個 LED 七段顯示數(shù)碼管。由于 38 譯碼器多數(shù)實驗設(shè)備上已經(jīng)提供了相關(guān)片選端口 sel，故這里不需要建立其模塊了。 led: out std_logic_vector(6 downto 0)。 use 。 use 。 segment: out std_logic_vector(6 downto 0))。 architecture decoder of seg7 is begin process(de_in) begin case de_in is when 0000= segment=1111110。 1 第 14 頁 when 0010= segment=1101101。 3 when 0100= segment=0110011。 5 when 0110= segment=1011111。 7 when 1000= segment=1111111。 9 when 1010= segment=1110111。 b when 1100= segment=1001110。 d when 1110= segment=1001111。 f end case。 end decoder。 電話計費(fèi)器的頂層電路設(shè)計及仿真 根據(jù) 圖 21IC 電話計費(fèi)器系統(tǒng)框圖，將按鍵去抖模塊 (KeyTab)、計費(fèi)計時模塊 (IC_Count_Core)、顯示模塊 (包括 8 進(jìn)制計數(shù)器模塊 (IC_count8)、 數(shù)碼管段選掃描模塊 (segman)、七段顯示譯碼模塊 (seg7))以元件器件例化格式組合起來，便構(gòu)成了整個 IC 電話計費(fèi)系統(tǒng)。下面所示的是 IC 電話計費(fèi)器元件例化語句設(shè)計的頂層文件 VHDL 源代碼()： IC 電話計費(fèi)器 頂層封裝模塊 *******信號定義 ******* d_clk 時鐘信號， 1Hz clk_1k 外部時鐘信號 1kHz d_card 卡插入信號 d_state 接通信號 d_decide 話務(wù)種類： 01 市話， 10 長話， 11 特話 d_dispmoney 顯示卡內(nèi)余額，單位為角 第 15 頁 d_disptime 顯示通話時間 d_remaining 本張 IC 卡初始余額 d_write 下降沿寫卡 d_read 上升沿讀卡 d_warn 余額過少告警，市話 3 角，長話 6 角 d_cut 自動切斷通話信號 library ieee。 entity IC_Count is port(d_clk,clk_1k,d_card,d_state: in std_logic。 d_remaining: in std_logic_vector(11 downto 0)。 d_dispmoney: out std_logic_vector(11 downto 0)。 d_sel: out std_logic_vector(2 downto 0)。 d_segment: out std_logic_vector(6 downto 0))。 architecture IC_pcount of IC_Count is ponent IC_Count_Core**IC 電話計費(fèi)器核心模塊 ** port(clk,card,state: in std_logic。 remaining: in std_logic_vector(11 downto 0)。 dispmoney: out std_logic_vector(11 downto 0)。 end ponent。 keyin: in std_logic。 end ponent。 sel: out std_logic_vector(2 downto 0))。 ponent segscan數(shù)碼管段選掃描模塊 port(sel: in std_logic_vector(2 downto 0)。 dout: out std_logic_vector(3 downto 0))。 ponent seg7 七段顯示譯碼模塊 port(de_in: in std_logic_vector(3 downto 0)。 end ponent。 signal q: std_logic_vector(23 downto 0)。 signal time_tmp: std_logic_vector(11 downto 0)。 signal d_out_tmp: std_logic_vector(3 downto 0)。 KeyState:KeyTab port map(clk_1k,d_state,key_state)。 q=money_tmp amp。 第 17 頁 Count8: IC_count8 port map(clk_1k,sel_temp)。 Seg: segscan port map(sel_temp,q,d_out_tmp)。 d_dispmoney=money_tmp。 d_out=d_out_tmp。 圖 34 IC 電話計費(fèi)器頂層電路原理圖 整個 IC 電話計費(fèi)器系統(tǒng)的仿真波形及元件符號如圖 35 所示。 圖 35(a) IC 電話計費(fèi)器系統(tǒng)的波形仿真 圖 35(b) IC 電話計費(fèi)器的元件符號圖 由于用戶卡內(nèi)只有 5 元，如果用戶撥打的是長途電話 ( 元 /分鐘 )，故用戶一共最多只能通話 16 分鐘，因此其仿真結(jié)果是正確的。例如圖中所示的某一時刻，此時 8 個數(shù)碼管依次掃描完成后 (sel 從 0 一直到 7)，其 dout 的值依次為 :“ 0_0_2_F_F_0_1_6”，它就表示了當(dāng)前數(shù)碼管顯示的內(nèi)容。而 segment 信號 則為對應(yīng)的七段顯示譯碼 后的 信號。 通過對整個計費(fèi)系統(tǒng)的仿真波形分析，可以看出此計費(fèi)系統(tǒng)能夠在用戶摘機(jī)，并接通電話時，實時的顯示用戶卡值 余額和通話時間，并能根據(jù)用戶當(dāng)前的通話種類進(jìn)行相應(yīng)的扣費(fèi)，并且在用戶余額不足時，能夠提醒用戶并在數(shù)秒后 強(qiáng)行中斷用戶通話。 參考文獻(xiàn) [01] 潘松，黃繼業(yè) . EDA 技術(shù)實用教程（第二版） [M].北京：科學(xué)出版社， 2020 [02] 鄭燕，赫建國，黨建華 . 基于 VHDL 語言與 Quartus II 軟件的可編程邏輯器件 應(yīng)用與開發(fā) [M]. 北京：國防工業(yè)出版社， 2020 [03] 王彥．基于 FPGA 的工程設(shè)計與應(yīng)用 [M]．西安：西安電子科技大學(xué)出版社， 2020
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