基于fpga的ic卡電話計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)(參考版)
2024-11-12 01:35本頁面
【正文】 因此，本次設(shè)計(jì)基本上較好的完成了設(shè)計(jì)要求。 第 19 頁 四、 總結(jié) 本次設(shè)計(jì)基于 FPGA 在 QUARTUSⅡ平臺上使用 VHDL 硬件描述語言完成了 一個(gè) IC 電話計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)，整個(gè)設(shè)計(jì)過程中采用自頂向下的分模塊化設(shè)計(jì)方案，將整個(gè)系統(tǒng)分為按鍵去抖模塊、計(jì)費(fèi)計(jì)時(shí)模塊、顯示模塊三大模塊，而顯示模塊繼續(xù)分為若干小模塊，并對各個(gè)模塊分別進(jìn)行了仿真分析， 最后分別使用原理圖編輯方式和元件例化方式將各個(gè)模塊有機(jī)的組合，便完成了整個(gè) IC 電話計(jì)費(fèi)系統(tǒng)。即當(dāng)前余額為“ 002” ( 元 )，總的通話時(shí)間為“ 016” (16 分鐘 )，中間的兩個(gè)“ F”是為了區(qū)分余額 信息 和時(shí)間信息的設(shè)置的。 另外，對于圖 35(a)，其輸出 sel 是 8 位數(shù)碼管的片選信號，為了使其更加直觀，其仿真波形中的數(shù)字式以十進(jìn)制形式給出的 ，它是從 0 到 7 循環(huán)變化的，這樣就實(shí)現(xiàn)了對 8 個(gè)數(shù)碼管的動(dòng)態(tài)掃描顯示， 其 不同的數(shù)值代表當(dāng)前選通的 LED數(shù)碼管的標(biāo)號；對于 dout 信號，表示的是 當(dāng)前數(shù)碼管顯示卡余額和計(jì)時(shí)數(shù)據(jù)，它是以 16 進(jìn)制的 BCD 碼表示的。 如圖 35(a)所示，用戶通話前其卡內(nèi)初始余額為 5 元 (remaining=“ 050” ) 當(dāng)用戶摘機(jī)后并撥 通 電話，即 card=1， state=1，由于當(dāng)前用戶撥打的是 市 話(decide=“ 01” )，即每通話一分鐘需要扣除 元的話費(fèi)，因此當(dāng)通話時(shí)間計(jì)滿一分鐘后，即系統(tǒng)在時(shí)鐘周期上升沿發(fā)出一個(gè)讀 read 信號，在下降沿時(shí)發(fā)出一個(gè)寫 write 信號，便開始對用戶的 IC 卡進(jìn)行讀寫扣費(fèi)，當(dāng)通 話到一定時(shí)間后，用戶卡內(nèi)余額不足 元時(shí)，系統(tǒng)便開始發(fā)出告警信號 warn=1 提醒用戶，如果用 第 18 頁 戶仍然不掛機(jī)或者繼續(xù)通話，系統(tǒng)將在數(shù)個(gè)脈沖周期后強(qiáng)制切斷本次通話，即cut=1。 end IC_pcount。 d_disptime=time_tmp。 Decore: seg7 port map(d_out_tmp,d_segment)。 d_sel=sel_temp。 time_tmp。 IC_Core: IC_Count_Core port map(d_clk,key_card,key_state,d_decide, d_remaining,d_read,d_write, d_warn,d_cut,money_tmp,time_tmp)。 begin KeyCard: KeyTab port map(clk_1k,d_card,key_card)。 signal sel_temp: std_logic_vector(2 downto 0)。 signal money_tmp: std_logic_vector(11 downto 0)。 signal key_card,key_state: std_logic。 segment: out std_logic_vector(6 downto 0))。 end ponent。 din: in std_logic_vector(23 downto 0)。 end ponent。 計(jì)費(fèi)系統(tǒng)的顯示模塊 ponent IC_count8數(shù)碼管掃描時(shí)鐘產(chǎn)生模塊 port(clk_1k: in std_logic。 第 16 頁 keyout: out std_logic)。 ponent KeyTab按鍵去抖模塊 port(clk1k: in std_logic。 disptime: out std_logic_vector(11 downto 0))。 pread,pwrite,pwarn,cut: out bit。 decide: in std_logic_vector(2 downto 1)。 end IC_Count。 d_out: out std_logic_vector(3 downto 0)。 d_disptime: out std_logic_vector(11 downto 0)。 d_read,d_write,d_warn,d_cut: out bit。 d_decide: in std_logic_vector(2 downto 1)。 use 。 圖 34 所示的是 IC 電話計(jì)費(fèi)器頂層電路原理圖。 對于整個(gè)顯示模塊的仿真，將在 IC 電話計(jì)費(fèi)器的頂層設(shè)計(jì)中進(jìn)行仿真。 end process。 e when others= segment=1000111。 c when 1101= segment=0111101。 a when 1011= segment=0011111。 8 when 1001= segment=1111011。 6 when 0111= segment=1110000。 4 when 0101= segment=1011011。 2 when 0011= segment=1111001。 0 when 0001= segment=0110000。 end seg7。 entity seg7 is port(de_in: in std_logic_vector(3 downto 0)。 use 。 segment encoding 0 5| |1 6 4| |2 3 library ieee。對于 LED 數(shù)碼管顯示譯碼模塊，其輸入需要位寬為 4 位的 BCD 碼，其 VHDL 源程序 ()如下： 七段顯示譯 碼模塊 hex: in std_logic_vector(3 downto 0)。當(dāng)計(jì)數(shù)器輸出為“ 000” 時(shí)，即選通第一個(gè)數(shù)碼管，當(dāng)計(jì)數(shù)器輸出為“ 001”時(shí)，即選通第二個(gè)數(shù)碼管，依次類推。 end seg_sel。 end case。 when 111= dout=din(3 downto 0)。 when 101= dout=din(11 downto 8)。 when 011= dout=1111。 when 001= dout=din(19 downto 16)。 end segscan。 din: in std_logic_vector(23 downto 0)。 use 。 use 。在數(shù)據(jù)選擇器中，要將輸入數(shù)據(jù)都轉(zhuǎn)換成 4 位寬度的數(shù)據(jù)。 end count8。 sel=sel_tmp。 end if。)。) then if(sel_tmp=111) then sel_tmp=(others=39。event and clk_1k=39。 architecture count8 of IC_Count8 is signal sel_tmp: std_logic_vector(2 downto 0)。 sel: out std_logic_vector(2 downto 0))。 use 。 8 進(jìn)制計(jì)數(shù)器的VHDL 代碼 ()如下： library ieee。顯示模塊框圖如圖 33 所示。 第 11 頁 譯碼顯示模塊 該模塊主要用于將用戶的卡值余額信息和當(dāng)前通話時(shí)間通過 LED 數(shù)碼管實(shí)時(shí)的顯示出來。 (a)
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