基于fpga的ic卡電話計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)-wenkub.com
2024-11-04 01:35 本頁面
【正文】 通過對整個計(jì)費(fèi)系統(tǒng)的仿真波形分析，可以看出此計(jì)費(fèi)系統(tǒng)能夠在用戶摘機(jī)，并接通電話時(shí)，實(shí)時(shí)的顯示用戶卡值 余額和通話時(shí)間，并能根據(jù)用戶當(dāng)前的通話種類進(jìn)行相應(yīng)的扣費(fèi)，并且在用戶余額不足時(shí)，能夠提醒用戶并在數(shù)秒后 強(qiáng)行中斷用戶通話。例如圖中所示的某一時(shí)刻，此時(shí) 8 個數(shù)碼管依次掃描完成后 (sel 從 0 一直到 7)，其 dout 的值依次為 :“ 0_0_2_F_F_0_1_6”，它就表示了當(dāng)前數(shù)碼管顯示的內(nèi)容。 圖 34 IC 電話計(jì)費(fèi)器頂層電路原理圖 整個 IC 電話計(jì)費(fèi)器系統(tǒng)的仿真波形及元件符號如圖 35 所示。 d_dispmoney=money_tmp。 第 17 頁 Count8: IC_count8 port map(clk_1k,sel_temp)。 KeyState:KeyTab port map(clk_1k,d_state,key_state)。 signal time_tmp: std_logic_vector(11 downto 0)。 end ponent。 dout: out std_logic_vector(3 downto 0))。 sel: out std_logic_vector(2 downto 0))。 keyin: in std_logic。 dispmoney: out std_logic_vector(11 downto 0)。 architecture IC_pcount of IC_Count is ponent IC_Count_Core**IC 電話計(jì)費(fèi)器核心模塊 ** port(clk,card,state: in std_logic。 d_sel: out std_logic_vector(2 downto 0)。 d_remaining: in std_logic_vector(11 downto 0)。下面所示的是 IC 電話計(jì)費(fèi)器元件例化語句設(shè)計(jì)的頂層文件 VHDL 源代碼()： IC 電話計(jì)費(fèi)器 頂層封裝模塊 *******信號定義 ******* d_clk 時(shí)鐘信號， 1Hz clk_1k 外部時(shí)鐘信號 1kHz d_card 卡插入信號 d_state 接通信號 d_decide 話務(wù)種類： 01 市話， 10 長話， 11 特話 d_dispmoney 顯示卡內(nèi)余額，單位為角 第 15 頁 d_disptime 顯示通話時(shí)間 d_remaining 本張 IC 卡初始余額 d_write 下降沿寫卡 d_read 上升沿讀卡 d_warn 余額過少告警，市話 3 角，長話 6 角 d_cut 自動切斷通話信號 library ieee。 end decoder。 d when 1110= segment=1001111。 9 when 1010= segment=1110111。 5 when 0110= segment=1011111。 1 第 14 頁 when 0010= segment=1101101。 segment: out std_logic_vector(6 downto 0))。 use 。由于 38 譯碼器多數(shù)實(shí)驗(yàn)設(shè)備上已經(jīng)提供了相關(guān)片選端口 sel，故這里不需要建立其模塊了。 end process。 第 13 頁 when 110= dout=din(7 downto 4)。 when 010= dout=din(15 downto 12)。 dout: out std_logic_vector(3 downto 0))。 use 。 ② 數(shù)據(jù)選擇器的功能是，根據(jù)八進(jìn)制計(jì)數(shù)器的計(jì)數(shù)輸出的選擇信號來 選擇對應(yīng)的計(jì)費(fèi)、計(jì)時(shí)數(shù)據(jù)，并送至七段顯示譯碼電路進(jìn)行顯示。 end if。039。 begin process(clk_1k) begin 第 12 頁 if(clk_1k39。 entity IC_count8 is port(clk_1k: in std_logic。 圖 33 顯示模塊的系統(tǒng)方框圖 ① 在外部時(shí)鐘 clk_1k 的作用下，八進(jìn)制計(jì)數(shù)器的輸出從 000 到 111 依次循環(huán)變化，輸出信號為三位數(shù)據(jù)寬度的 sel，信號 sel 經(jīng)過 38 譯碼電路選通一個 LED數(shù)碼管，同時(shí)它還作為數(shù)據(jù)選擇器的選擇信號，用來選擇對應(yīng)位的數(shù)據(jù)并將其轉(zhuǎn)換為 4 位矢量，最后將數(shù)據(jù)選擇器的輸出 dout[3..0]送到 七 段顯示譯碼電路的輸入端口，將其轉(zhuǎn)換成用來點(diǎn)亮 LED 數(shù)碼管的 de_segment 信號。 由于用戶卡內(nèi)只有 3 元，如果用戶撥打的是長途電話 ( 元 /分鐘 )，故用戶一共只能通話 5 分鐘，因此其仿真結(jié)果是正確的。 第三個進(jìn)程是用于當(dāng)用戶余額不足時(shí)，系統(tǒng)發(fā)出提示信號后， 在一定時(shí)間后便 開始強(qiáng)制中斷通話。 該模塊的程序包含 3 個進(jìn)程模塊，第一個進(jìn)程是一個 60 進(jìn)制計(jì)數(shù)器，在時(shí)鐘周期的上升沿觸發(fā)，主要用于判 斷是否計(jì)滿一分鐘，以便開始讀寫 IC 卡，對其進(jìn)行扣費(fèi)和計(jì)時(shí)。039。 end process。039。039。 end if。139。) then temp=temp+1。event and clk=39。 end if。 reset_ena=39。寫完一次卡 end if。 ptime=ptime。 reset_ena=39。 warn=39。 else ptime(7 downto 4)=ptime(7 downto 4)+1。 end if。 else money(7 downto 4)=1001。 reset_ena=39。 decide=10即進(jìn)行長話計(jì)費(fèi) when 110= if(money6) then warn=39。139。 end if。 ptime(11 downto 8)=ptime(11 downto 8)+1。 else money(3 downto 0)=money(3 downto 0)3。 if(money(7 downto 4)/=0) then money(7 downto 4)=money(7 downto 4)1。039。) then case (state amp。 and state=39。139。) then時(shí)鐘下降沿時(shí)觸發(fā) if(set=39。 end process。 pread=39。電話接通后，開始計(jì)時(shí) else num=0。計(jì)時(shí) 1 分鐘 ,且當(dāng)用戶能夠正常通話時(shí) ,開始 讀用戶 卡 end if。 if(pcut=39。139。 signal pcut: bit :=39。039。 signal ptime: std_logic_vector(11 downto 0)。 dispmoney: out std_logic_vector(11 downto 0)。 entity IC_Count_Core is port
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