【正文】 率信號用于計費，每個 1hz脈沖為 ， 10hz信號為 1元的計費控制， 16hz信號為 。 主要完成等待計時功能、計價功能、計程功能，同時產(chǎn)生 3分鐘的等待計時使能控制信號 en行程 3公里外的使能控制信號 en0。 譯碼顯示模塊 本次設(shè)計采用的是共陰極七段數(shù)碼 管，根據(jù) 1 6進制數(shù)和七段顯示段碼表的對應(yīng)關(guān)系，用 VHDL的 Case語句可方便實現(xiàn)它們的譯碼。其中計費數(shù)據(jù) jifei4～ jifei1送入顯示譯碼模塊進行譯碼，最后送至以百元、十元、元、角為單位對應(yīng)的數(shù)碼顯示管上，最大顯示為 ；計時數(shù)據(jù)送入顯示譯碼模塊進行譯碼，最后送至以分為單位對應(yīng)的數(shù)碼顯示管上，最大顯示為 59分；計程數(shù)據(jù)送入顯示譯碼模塊進行譯碼，最后送至以公里為單位對應(yīng)的數(shù)碼顯示管 上，最大顯示為 99公里。 根據(jù) 任務(wù)書 描述功能該電路的核心部分就是計數(shù)分頻電路，通過 VHDL語言的順序語句 IFTHENELSE根據(jù)一個或一組條件來選擇某一特定的執(zhí)行通道，生成計費數(shù)據(jù)、計時數(shù)據(jù)和里程數(shù)據(jù)。 該源程序包含 3個進程模塊。 源程序中輸入信號 fin 是汽車傳感器提供的距離脈沖信號； start 為汽車計價啟動信號，當(dāng) star=1 時，表示開始計費（高電平有效），此時將計價器計費數(shù)據(jù)初值 80（即 元）送入，計費信號變量（ cha3cha2cha1cha0=0080），里程數(shù)清零（ km1km0=00），計時計數(shù)器清零 (min1min0=00) ； stop 為汽車停止等待信號（高電平有效），當(dāng) stop=1 時，表示停車等待狀態(tài)，并開始等待計時計費。 圖 出租車自動計費器系統(tǒng)的主體電路 仿真輸出波形 (1) 圖 出租車自動計費器系統(tǒng)的主體電路 仿真輸出波形 (2) 第三章 出租車計費系統(tǒng)設(shè)計說明 14 圖 出 租車自動計費器系統(tǒng)的主體 FPGA 電路 元件符號 在圖 中， stop=0 即全程無停止等待時間，因此計時顯示輸出為 00，該圖中出租車總行駛 5 公里，等待累計時間為 0 分鐘，總費用為 元；圖 中共有 3 次停車等待累計時間為 3分鐘，出租車總行駛 21公里，總費用為 元，仿真結(jié)果正確。 圖 仿真輸出波形 圖 元件符 2. 8 選 1 選擇器 mux8_1 仿真 源程序中輸入信號 c[2..0]為系統(tǒng)選擇輸入， a1a2a3a4 為計費數(shù)據(jù) BCD 碼輸入， b1b2 為里程數(shù) BCD 碼輸入， t1t2 為計時時間的 BCD 碼輸入， d 為 4 位 BCD碼輸出， dp 為小數(shù)點指示信號（僅計費數(shù)據(jù)輸出時有一位小數(shù)）。 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計（論文） 15 圖 仿真輸出波形 圖 元件 符號 源程序中輸入信號 d[3..0]為 BCD碼輸入， q[6..0]為 4七段譯碼輸出（高電平有效）。 按已確立的層次化設(shè)計思路，在 QuartusII 圖形編緝器中分別調(diào)入前面的層次化設(shè)計方案中所設(shè)計的低層模塊的元件符號 、 、 、 并加入相應(yīng)的輸入輸出引腳與輔助元件。電路連好線，對其編譯和仿真。 在圖 中， K2=0 即全程無 停止等待時 間，因此計時顯示輸出為 3F(00)，該圖中出租車總行駛 3F（ 0） 5B（ 2）（即 2 公里），等待累計時間為 3F （ 0） 3F （ 0）（ 0 分鐘），總費用為 （ 元），仿真結(jié)果正確。從開始接到論文題目到系統(tǒng)的實現(xiàn)，再到論 文文章的完成，每走一步對我來說都是新的嘗試與挑戰(zhàn)，這也是我在大學(xué)期間獨立完成的最大的項目。從中我也充分認(rèn)識到了 VHDL這一新興的 技術(shù) 給我們生活帶來的樂趣 。這些新的 FPGA 芯片最低價將達到 美元，代表了全球最低成本的FPGA，并且相對于基于 SRAM 的 FPGA 來說具有保密的優(yōu)勢。這些都說明可編程器件已成為現(xiàn)在及未來很長一段時間的主流，用它來實現(xiàn)出租車計費系統(tǒng)可以省去很多外圍電路，穩(wěn)定，簡單有效，可以設(shè)計出更多強大的功能，提高產(chǎn)品競爭力。 本文論述了基于 FPGA 的出租車計費器設(shè)計，分別介紹了整個系統(tǒng)和各模塊的設(shè)計。本文設(shè)計的出租車計費器具備了 LED 顯示、計價標(biāo)準(zhǔn)設(shè)定、按不同計價標(biāo)準(zhǔn)自動計費、統(tǒng)計功能等功能。 雖然我的論文作品不是很成熟，還有很多不足之處，但我可以自豪的說，這里面的每一段代碼，都有我的勞動。我相信其中的酸甜苦辣最終都會化為甜美的甘泉。希望這次的經(jīng)歷能讓我在以后學(xué)習(xí)中激勵我繼續(xù)進步。他們肅的科學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)，深深地感染和激勵著我。在此謹(jǐn)向 謝 老師致以誠摯的謝意和崇高的敬意。在這四年里我所收獲的不僅僅是愈加豐厚的知識，更重要的是在閱 讀、實踐中所培養(yǎng)的思維方式、表達能力和廣闊視野。感恩之情難以用 語言 量度，謹(jǐn)以最樸實的話語致以最崇高的敬意。 USE 。 USE 。 頻率為 240Hz的 時鐘 start :in std_logic。 等待信號 fin:in std_logic。 費用數(shù)據(jù) km1,km0:out std_logic_vector(3 downto 0)。 等待時間 end taxi。 頻率為 10Hz， 16Hz， 1Hz 的信號 signal q_10:integer range 0 to 23。 15 分頻器 signal q_1:integer range 0 to 239。 秒計數(shù)器 signal c3,c2,c1,c0:std_logic_vector(3 downto 0)。 公里計數(shù)器 signal m1:std_logic_vector(2 downto 0)。 分的個位計數(shù)器 signal en1,en0,f:std_logic。event and clk_240=39。 then if start=39。 then q_10=0。f_10=39。f_16=39。f_1=39。f=39。 else if q_10=23 then q_10=0。139。f_10=39。 end if。f_16=39。 此 IF語句得到頻率為 16Hz的信號 else q_16=q_16+1。039。 if q_1=239 then q_1=0。139。f_1=39。 end if。139。 此 IF 語句得到計費脈沖 f elsif en0=39。 then f=f_16。039。 end if。 end process。event and f_1=39。 then if start=39。 then w=0。039。039。m0=0000。k0=0000。139。 此 IF 語句完成等待計時 if m0=1001 then m0=0000。 else m1=m1+1。 else m0=m0+1。 if m1amp。139。039。 else w=w+1。039。 elsif fin=39。 then if k0=1001 then k0=0000。 else k1=k1+1。 else k0=k0+1。 if k1amp。139。039。 else en1=39。en0=39。 end if。cha2=c2。cha0=c0。km0=k0。039。m1。 公里數(shù)據(jù)、分鐘數(shù)據(jù)輸出 end if 。 jifei:process(f,start) begin if start=39。 then c3=0000。c1=1000。 elsif f39。139。 此 IF 語句完成對費用的計數(shù) 附錄 26 if c1=1001 then c1=0000。 if c3=1001 then c3=0000。 end if。 end if。 end if。 end if。 end process jifei。 附二： 掃描顯示電路 模 8 計數(shù)器 se 的 VHDL 源程序 LIBRARY IEEE。 USE 。 a:out std_logic_vector(2 downto 0))。 ARCHITECTURE rt1 of se IS begin process(clk) variable b:std_logic_vector(2 downto 0)。event and clk=39。)then if(b=111)then 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計（論文） 27 b:=000。 end if。 a=b。 end rt1。 USE 。 dp:out std_logic。 d:out std_logic_vector(3 downto 0))。 architecture rt1 of mux8_1 is begin process(c,a1,a2,a3,a4,b1,b2,t1,t2) variable b:std_logic_vector(2 downto 0)。 case b is when000=d=a1。039。 dp=39。 when010=d=a3。139。 dp=39。 when100=d=b1。039。 dp=39。 when110=d=t1。039。 dp=39。 附錄 28 when others=null。 end process。 七段數(shù)碼顯示譯碼器 di_LED 的 VHDL 源程序 LIBRARY IEEE。 USE 。 q:out std_logic_vector(6 downto 0))。 architecture rt1 of di_LED is begin process(d) begin case d is when0000=q=0111111。 when0010=q=1011011。 when0100=q=1100110。 when0110=q=1111101。 when1000=q=1111111。 end case。 end rt1