課程設(shè)計(jì)-基于vhdl語言的出租車計(jì)費(fèi)器設(shè)計(jì)-閱讀頁
2024-11-26 10:42本頁面
【正文】 TD_LOGIC_VECTOR(2 DOWNTO 0)。 18 BEGIN IF CLK039。139。 //CNT 清零 FULL:=39。 //FULL 高電平 ELSE CNT:=CNT+1。039。 END IF。 //FULL 為 CLK 的五分頻信號，賦值給 FOUT 做輸出信號 END PROCESS。 附錄 4： 模塊 COUNTER // 程序名稱： COUNTER // 程序功能： 實(shí)現(xiàn)汽車模擬計(jì)費(fèi)功能。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 USE 。 CLR1:IN STD_LOGIC。 C1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 C3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE ONE OF COUNTER IS BEGIN PROCESS(CLK_DIV,CLR1,SI) VARIABLE Q1: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE Q3: STD_LOGIC_VECTOR(3 DOWNTO 0)。039。Q2:=0000。 //CLR 低電平，清零 ELSIF CLK_DIV39。139。Q2:=Q2。 WHEN 01= Q1:=0000。Q3:=0001。 ELSE Q2:=0000。 END IF。 Q1:=0000。 20 ELSE Q1:=0000。 IF Q1=0101 THEN IF Q21001 THEN Q2:=Q2+1。 IF Q31001 THEN Q3:=Q3+1。 END IF。 ELSE Q2:=0001。 END IF。 END IF。 END CASE。 C1=Q1。 C3=Q3。 21 END ONE。 BT 為選位信號， SG 譯碼信號。 USE 。 ENTITY SCAN_LED IS PORT(DI1:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DI3:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SG:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 END SCAN_LED。 SIGNAL A:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN 22 IF CLK239。139。 //位選信號， 13位循環(huán) ELSE SQ:=SQ+1。 END IF。 END PROCESS P1。A=DI1。A=DI2。A=DI3。A=1111。 END CASE。 P3:PROCESS(A) BEGIN CASE A IS //根據(jù) A的值，顯示 0～ 9 WHEN 0000=SG=0111111。 //數(shù)碼管顯示數(shù)字 1 WHEN 0010=SG=1011011。 //顯示數(shù)字 3 WHEN 0100=SG=1100110。 //顯示數(shù)字 5 WHEN 0110=SG=1111101。 //顯示數(shù)字 7 WHEN 1000=SG=1111111。 //顯示數(shù)字 9 WHEN OTHERS=NULL。 END PROCESS P3。 附錄 6： 模塊 TAXI // 程序名稱： TAXI // 程序功能： 該模塊為最終的頂層模塊。 LIBRARY IEEE。 ENTITY TAXI IS PORT(T_CLK0:IN STD_LOGIC。 T_CLK2:IN STD_LOGIC。 T_ENABLE:IN STD_LOGIC。 T_STO:IN STD_LOGIC。 T_SG: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 ARCHITECTURE STRUC OF TAXI IS //頂層模塊設(shè)計(jì) 24 COMPONENT MS PORT(CK0:IN STD_LOGIC。 JS:IN STD_LOGIC。 END COMPONENT。 ENABLE:IN STD_LOGIC。 CLR:IN STD_LOGIC。 END COMPONENT。 FOUT:OUT STD_LOGIC)。 COMPONENT COUNTER PORT(CLK_DIV:IN STD_LOGIC。 SI:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 C2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 DI2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 25 CLK2:IN STD_LOGIC。 BT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。 SIGNAL L_CLK: STD_LOGIC。 SIGNAL L_ST:STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL L_C2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN //元件例化 U0:MS PORT MAP(CK0=T_CLK0,CK1=T_CLK1,JS=T_JS,CLK_OUT=L_CLK)。 U2:PULSE PORT MAP(CLK0=L_CLK,FOUT=L_FOUT)。 U4:SCAN_LED PORT MAP(CLK2=T_CLK2,DI3=L_C3,DI2=L_C2,DI1=L_C1,BT=T_BT,SG=T_SG)。 END O
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