【正文】 ................................. I 摘 要 ................................................................................................................................ I Abstract............................................................................................................................ II 第一章 引言 .................................................................................................................... 1 第二章 概述 .................................................................................................................... 2 方案論證 ............................................................................................................... 2 出租車計(jì)費(fèi)器現(xiàn)狀和挑戰(zhàn) ............................................................................... 2 解決方案 ........................................................................................................ 3 FPGA 介紹 ............................................................................................................. 3 FPGA 發(fā)展?fàn)顩r ............................................................................................... 3 FPGA 的結(jié)構(gòu)與原理 ........................................................................................ 4 基本組成 ........................................................................................................ 5 VHDL 硬件描述語言 ............................................................................................... 5 MAX+PLUS II ........................................................................................................ 7 設(shè)計(jì)流程 ........................................................................................................ 7 Max+plusⅡ開發(fā)系統(tǒng)的特點(diǎn) ............................................................................ 8 設(shè)計(jì)流程 ........................................................................................................ 9 設(shè)計(jì)步驟 ........................................................................................................ 9 Altium Protel 2020 .......................................................................................... 10 第三章 出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)說明 ................................................................................... 11 系統(tǒng)總體結(jié)構(gòu) ...................................................................................................... 11 單元模塊描述 ....................................................................................................... 11 分頻模塊 ....................................................................................................... 11 計(jì)量控制模塊 ................................................................................................ 12 譯碼顯示模塊 ................................................................................................ 12 車租車計(jì)費(fèi)器的層次化設(shè)計(jì)方案 ........................................................................... 12 出租車 計(jì)費(fèi)器的主題 FPGA 電路 taxi 模塊的 VHDL 設(shè)計(jì)。 VHDL 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 1 第一 章 引言 最近幾年出租車行業(yè)發(fā)展迅速，在全國有幾千家出租車公司，出租車計(jì)費(fèi)器的市場(chǎng)非常龐大。 而 FPGA 等數(shù)字可編程器件的出現(xiàn)徹底解決了這個(gè)問題，而且性能更穩(wěn)定、設(shè)計(jì)更靈活、能實(shí)現(xiàn)較復(fù)雜的功能，運(yùn)用 EDA 軟件可方便的在電腦上實(shí)現(xiàn)設(shè)計(jì)與仿真。這些情況都對(duì)傳統(tǒng)的出租車計(jì)費(fèi)器提出了更高的要求。 這些都體現(xiàn)了目前對(duì)出租車計(jì)費(fèi)器市場(chǎng)更新?lián)Q代的需求。 Actel 公司于 2020 年 1 月 24 日在美國加利福尼亞總部發(fā)布了它的 ProASIC3 和 ProASIC3E 系列的 FPGA。 從這些都可以看出可編程器件已成為現(xiàn)在及未來很長(zhǎng)一段時(shí)間的主流，用它來實(shí)現(xiàn)出租車計(jì)費(fèi)系統(tǒng)可以省去很多外圍電路，穩(wěn)定，簡(jiǎn)單有效，可以設(shè)計(jì)出很多復(fù)雜強(qiáng)大的功能，提高產(chǎn)品競(jìng)爭(zhēng)力。 基本組成 ? SRAM 基于靜態(tài)內(nèi)存 static memory 技術(shù)。自從 IEEE 發(fā)布了 VHDL 的第一個(gè)標(biāo)準(zhǔn)版本 IEEE 10761987后，各大EDA 公司都先后推出了自己支援 VHDL 的 EDA 工具。 使用 VHDL 設(shè)計(jì)系統(tǒng)方法是自頂向下的系統(tǒng)設(shè)計(jì)方法，在設(shè)計(jì)過程中，首第二章 概述 6 先是從整體上對(duì)系統(tǒng)設(shè)計(jì)作詳細(xì)的規(guī)劃，然后完成電路系統(tǒng)功能行為方面的設(shè)計(jì)。 （ 5）時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序（也叫后仿真）。 MAX+PLUSII 普遍認(rèn)為 MaxplusII 曾經(jīng)是最優(yōu)秀的 PLD 開發(fā)平臺(tái)之一，適合開發(fā)中小規(guī)模 PLD/FPGA。 。 。 Opencore特征 Max+plusⅡ軟件具有開放核的特點(diǎn)，允許設(shè)計(jì)人員添加自己認(rèn)為有價(jià)值的宏函數(shù)。 Check) (Max+plusⅡ /Floorplan Editor) (File/project/Save amp。 實(shí)現(xiàn)計(jì)費(fèi)器預(yù)置功能，能夠預(yù)置起步價(jià)、每公里收費(fèi)、計(jì)時(shí)收費(fèi)等。 譯碼顯示模塊 本次設(shè)計(jì)采用的是共陰極七段數(shù)碼 管，根據(jù) 1 6進(jìn)制數(shù)和七段顯示段碼表的對(duì)應(yīng)關(guān)系，用 VHDL的 Case語句可方便實(shí)現(xiàn)它們的譯碼。 源程序中輸入信號(hào) fin 是汽車傳感器提供的距離脈沖信號(hào)； start 為汽車計(jì)價(jià)啟動(dòng)信號(hào)，當(dāng) star=1 時(shí)，表示開始計(jì)費(fèi)（高電平有效），此時(shí)將計(jì)價(jià)器計(jì)費(fèi)數(shù)據(jù)初值 80（即 元）送入，計(jì)費(fèi)信號(hào)變量（ cha3cha2cha1cha0=0080），里程數(shù)清零（ km1km0=00），計(jì)時(shí)計(jì)數(shù)器清零 (min1min0=00) ； stop 為汽車停止等待信號(hào)（高電平有效），當(dāng) stop=1 時(shí)，表示停車等待狀態(tài)，并開始等待計(jì)時(shí)計(jì)費(fèi)。 按已確立的層次化設(shè)計(jì)思路，在 QuartusII 圖形編緝器中分別調(diào)入前面的層次化設(shè)計(jì)方案中所設(shè)計(jì)的低層模塊的元件符號(hào) 、 、 、 并加入相應(yīng)的輸入輸出引腳與輔助元件。從中我也充分認(rèn)識(shí)到了 VHDL這一新興的 技術(shù) 給我們生活帶來的樂趣 。本文設(shè)計(jì)的出租車計(jì)費(fèi)器具備了 LED 顯示、計(jì)價(jià)標(biāo)準(zhǔn)設(shè)定、按不同計(jì)價(jià)標(biāo)準(zhǔn)自動(dòng)計(jì)費(fèi)、統(tǒng)計(jì)功能等功能。他們肅的科學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)，深深地感染和激勵(lì)著我。 USE 。 費(fèi)用數(shù)據(jù) km1,km0:out std_logic_vector(3 downto 0)。 秒計(jì)數(shù)器 signal c3,c2,c1,c0:std_logic_vector(3 downto 0)。 then if start=39。f_1=39。f_10=39。039。 end if。039。 then if start=39。m0=0000。 else m1=m1+1。039。 then if k0=1001 then k0=0000。139。 end if。039。 then c3=0000。 此 IF 語句完成對(duì)費(fèi)用的計(jì)數(shù) 附錄 26 if c1=1001 then c1=0000。 end if。 USE 。)then if(b=111)then 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 27 b:=000。 USE 。 case b is when000=d=a1。139。 dp=39。 附錄 28 when others=null。 q:out std_logic_vector(6 downto 0))。 when0110=q=1111101