【正文】 20。一個 clkout 脈沖相當于行進 100m，所以只要記錄 clkout 的脈沖數(shù)目 即可 確定共行進的距離。分析系統(tǒng)設(shè)計要求不難得知，整個出租車計費系統(tǒng)大致可以分為控制電路模塊、分頻模塊和掃描顯示模塊，其中控制電路模塊包括速度模塊、計程模塊、計時模塊、計費模塊，掃描顯示模塊包括模 8計數(shù)器模塊、 8選 1選擇器模塊、七段數(shù)碼管顯示模 塊。首先顯示起步價（本次設(shè)計起步價設(shè)為 ），車在行駛 3km以內(nèi)，只收起步價 。軟件部分由主控器 EP1C12 控制完成，通過 VHDL語言完成出租車計費系統(tǒng)的整個程序設(shè)計。邏輯綜合軟件會生 成 .edf 的 EDA 工業(yè)標準文件。在設(shè)計過程中 ， 設(shè)計人員可以建 立各種可再次利用的模塊 ， 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計 ， 而是一些模塊的累加。同時 ， VHDL 語言也支持慣性延遲和傳輸延遲 ， 這樣可以準確地建立硬件電路的模型。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。自 IEEE 公布了 VHDL 的標準版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。 Quartus II 設(shè)計流程 ： 設(shè)計輸入：完成期間的硬件描述，包括文本編輯器、塊與符號編輯器、MegaWizard 插件管理器、約束編輯器和布局編輯器等工具； 綜合：包括分析和綜合器以、輔助工具和 RTL 查看器等工具； 布局連線：將設(shè)計綜合后的網(wǎng)表文件映射到實體器件的過程，包括 Fitter 工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具； 仿真： Quartus II 提供了功能仿真和時序仿真兩種工具； 器件編程與配置：包括四種編程模式，即被動串行模式、 JTAG 模式、主動串行模式和插座內(nèi)編程模式。 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA進入工作狀態(tài)。 FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。在多種平臺運行，提供易于使用的界面，并且有廣泛的特征。隨著改革開放日益深入，出租車行業(yè)的發(fā)展勢頭已十分突出，國內(nèi)各機械廠家紛紛推出國產(chǎn)計價器。 基于現(xiàn)場可編程邏輯陣列 (FPGA)的出租車多功能計費 器，采用硬件描述語言 VHDL和邏輯綜合為基礎(chǔ)的自頂向下的電路設(shè)計方法，開發(fā)成本低，周期短，可靠性高，功能升級方便，滿足了用戶的要求。 20 下載到硬件環(huán)境 19 引腳鎖定 19 選擇芯片 17 頂層模塊仿真 17 頂層模塊 電路圖設(shè)計 16 七段數(shù)碼管顯示模塊元件圖設(shè)計 15 模 8 計數(shù)器模塊仿真 12 控制電路頂層例化模塊元件圖設(shè)計 11 計費模塊元件圖設(shè)計 9 速度模塊仿真 3 開發(fā)軟件 Quartus II 簡介 經(jīng)過在實驗箱上進行硬件測試，證明出租車計價系統(tǒng)具有出租車計價器的基本功能。車行駛超過 3km 后，每 km 收費 2 元，車費依次累加。而語言描述可以精確和簡練地表示電路的邏輯功能，現(xiàn)在可編程 器件的設(shè)計過程中廣泛使用。在國外，現(xiàn)在各大中城市出租車行業(yè)都已普及自動計價器，所以計價器技術(shù)的發(fā)展已成定局，而部分小城市尚未普及，但隨著城市建設(shè)日益加快，計價器的普及也是毫無疑問的。同時還要求其具有車票打印、語音報話識別、電腦串行通信及稅控等功能 。 Quartus II 開發(fā)工具。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè) 設(shè)計 基于 FPGA 出租車計 費系統(tǒng) 的 設(shè)計 The Design of Taxi Meter Based on FPGA 畢業(yè)設(shè)計成績單 學(xué)生姓名 學(xué)號 20xx6287 班級 方 08091 專業(yè) 電子信息工程 畢業(yè)設(shè)計題目 基于 FPGA 出租車計費系統(tǒng)的設(shè)計 指導(dǎo)教師姓名 指導(dǎo)教師職稱 講師 評 定 成 績 指導(dǎo)教師 得分 評閱人 得分 答辯小組組長 得分 成績： 院長 (主任 ) 簽 字： 年 月 日 畢業(yè)論文任務(wù)書 題 目 基于 FPGA 出租車計費系統(tǒng)的設(shè)計 學(xué)生姓名 宋雨薇 學(xué)號 20xx6287 班級 方 08091 專業(yè) 電子信息工程 承擔指導(dǎo)任務(wù)單位 電氣工程系 導(dǎo)師 姓名 尚燕 導(dǎo)師 職稱 講師 一、 主要內(nèi)容 該項目主要由硬件電路設(shè)計和軟件控制兩部分組成。 四、應(yīng)收集的資料及參考文獻 VHDL 語言開發(fā)。以出租車多功能計費器為例，用戶不僅要求計費器性能穩(wěn)定，計費準確，有防作弊功能 。出租車計價器的功能從剛開始的只顯示路程，到能夠自主計費，以及現(xiàn)在的能夠打發(fā)票和語音提示、按時間自主變更單價等功能?？删幊唐骷倪壿嫻δ苊枋鲆话惴譃樵韴D描述和硬件語言描述，原理圖描述是一種直觀簡便的方法，它可以講現(xiàn)有的小規(guī)模集成電路實現(xiàn)的功能直接用可編程器件來實現(xiàn)， 而不必去將現(xiàn)有的電路用語言來描述，但電路圖描述方法無法做到簡練。 車起步開始計費，首先顯示起步價，起步費為 元，車在行駛 3km 以內(nèi)，只收起步價。 本文中所用到的 VHDL就能解決上述問題，因為本設(shè)計就是采用 VHDL硬件描述語言作為設(shè)計手段，采用自頂向下的設(shè)計思路，得到一種出租車計價系統(tǒng)的硬件結(jié)構(gòu)，通過在 Quartus II軟件中編譯和下載測試，得到了仿真波形和關(guān)鍵的設(shè)計結(jié)果。 10 計時模塊 11 計時模塊仿真 14 分頻模塊元件圖設(shè)計 15 模 8 計數(shù)器模塊元件圖設(shè)計 21 第 5 章 總結(jié)及完善 23 總結(jié) 26 附錄 A 外文資料 26 附錄 B 頂層文件電路圖 43 附錄 C 源代碼 出租車計價系統(tǒng)較多的是利用單片機進行控制，但較易被私自改裝，且故障率相對較高，且不易升級；而 FPGA具有高密度、可編程及有強大的軟件支持等特點，所以設(shè)計的產(chǎn)品具有功能強、可靠性高、易于修改等特點 [1]。 課題研究的主要內(nèi)容 我國在 70 年代開始出現(xiàn)出租車，但那時的計時系統(tǒng)大都是 國外進口，不但不夠準確，價格還十分昂貴。 理想的可編程邏輯開發(fā)系統(tǒng)能符合大量的設(shè)計要求：它能支持不同結(jié)構(gòu)的器件。 FPGA 的基本特點主要有： 采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 4 開發(fā)軟件 Quartus II 簡介 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性 。 1987 年底， VHDL 被 IEEE 和美國國防部確認為標準硬件描述語言。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可 視 部分及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。 VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計描述功能 ， 既可描述系統(tǒng)級電路 ， 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述 ， 也可以采用三者的混合描述方式。 VHDL 語言程序易于共享和復(fù) 用 VHDL 語言采用基于庫 (library)的設(shè)計方法。 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關(guān)系。硬件部分主要完成出租車計費系統(tǒng)設(shè)計需要的 FPGA 芯片及外圍顯示和 撥檔開關(guān) 控制電路設(shè)計。 本次設(shè)計要求設(shè)計一個出租車計費系統(tǒng)，具體功能設(shè)定如下 ： （ 1） 車起步開始計費。出租車的開始、暫停狀態(tài)及出租車速度均由撥檔開關(guān)控制。 通過對 clkout 信號的計數(shù)，可以計算行駛的的石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 10 距離 kmt。一個 timecount 脈沖相當于等待的時間達到了時間計費的長度。 count1[3..0]為總費費的個位輸出端； count2[3..0]為總費費的十位輸出端； count3[3..0]為總費費的百位輸出端。 分頻模塊對頻率為 1KHz 的輸入脈沖進行千分頻，得到頻率為 1Hz 的信號。 模 8 計數(shù)器模塊仿真 使用 Quartus II 對 模 8 計數(shù)器 模塊進行功能仿真 ， 如圖 316： 圖 316 模 8 計數(shù)器模塊仿真 模 8 計數(shù)器模塊仿真 (如圖 316)分析：上圖可以看到，每一個時鐘周期掃描輸出一個 3 位二進制數(shù)。 七段數(shù)碼管顯示模塊 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 17 本設(shè)計采用七段數(shù)碼管動態(tài)顯示數(shù)據(jù)，其中前三位顯示行駛里程，后三位顯示車費，中間兩位設(shè)為“ ”。 頂層模塊仿真 使用 Quartus II 對 頂層 模塊進行功能仿真 ， 如圖 322： 圖 322 頂層模塊仿真 頂 層模塊仿真 (如圖 322)分析： 上圖顯示 sp[2..0]為最大速度時行駛里程和計費。 圖 47 行駛中里程及車費顯示 當速度為 0，即停車等待或遇紅燈時，開始計時收費，每 20s 收 1 元。 EDA課程設(shè)計中對于各個模塊的設(shè)計是基礎(chǔ)，首先要分析清楚各個模塊的功能，然后分別進行編程調(diào)試、驗證，然后使用 VHDL語言中的元件例化語句，將各個模塊組合到一起，實現(xiàn)總的設(shè)計功能。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計 24 參考文獻 [1] 黃智偉 . FPGA 系統(tǒng)設(shè)計與實踐 [J].北京：電子工業(yè)出版社， 20xx [2] 求是科技 .FPGA 數(shù)字電子系統(tǒng)設(shè)計與開發(fā)實例導(dǎo)航 .北京：人民郵電出版社， 20xx [3] 億特科技 . CPLD/FPGA 應(yīng)用系統(tǒng)設(shè)計與基礎(chǔ)篇 .北京：人民郵電出版社， 20xx [4] EDA 先鋒工作室 . Altera FPGA/CPLD 設(shè)計 (高級篇 ).北京：人民郵電出版社， 20xx [5] 侯伯亨 ， 顧新 .VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計［ M］，西安電子科技大學(xué)出版， 1999 [6] Jone Wulenskl .VHDL Digtal System Design[D].北京：電子工業(yè)出版社， 20xx [7] Digital System Design with VHDL,Second Edition [M]，工業(yè)出版社， 20xx [8] 李國洪 .可編程器件 EDA 技術(shù)與實踐 .北京：機械工業(yè)出版社， 20xx [9] 朱正 偉 . EDA 技術(shù)及應(yīng)用 [M]，清華大學(xué)出版社， 20xx [10] 劉欲曉 ， 方強 ， 黃婉寧 . EDA 技術(shù)與 VHDL 電路開發(fā)應(yīng)用實踐，北京 : 電子工業(yè)出版社， 20xx