【正文】 真 10 計(jì)時(shí)模塊 11 計(jì)時(shí)模塊仿真 13 控制電路頂層例化模塊仿真 14 分頻模塊元件圖設(shè)計(jì) 14 分頻模塊仿真 14 模 8 計(jì)數(shù)器模塊 15 模 8 計(jì)數(shù)器模塊元件圖設(shè)計(jì) 16 8 選 1 選擇器模塊仿真 16 七段數(shù)碼管顯示模塊 17 頂層模塊 18 第 4 章 硬件環(huán)境及調(diào)試過程 19 硬件實(shí)現(xiàn) 21 第 5 章 總結(jié)及完善 23 總結(jié) 23 完善 23 參考文獻(xiàn) 24 致 謝 26 附錄 A 外文資料 26 附錄 B 頂層文件電路圖 43 附錄 C 源代碼 出租車計(jì)價(jià)器是出租車營運(yùn)收費(fèi)的專用智能化儀表， 它安裝在出租車上，指示出載客路程數(shù)，以及乘客應(yīng)付費(fèi)用的總數(shù) ， 是出租車市場(chǎng)規(guī)范化、標(biāo)準(zhǔn)化以及減少司機(jī)與乘客之間發(fā)生糾紛的重要設(shè)備。 當(dāng)計(jì)費(fèi)系統(tǒng)在各大、中城市出租車中使用越來越廣泛，用戶對(duì)計(jì)費(fèi)器的要求也越來越高。 出租車計(jì)價(jià)系統(tǒng)較多的是利用單片機(jī)進(jìn)行控制，但較易被私自改裝，且故障率相對(duì)較高，且不易升級(jí)；而 FPGA具有高密度、可編程及有強(qiáng)大的軟件支持等特點(diǎn)，所以設(shè)計(jì)的產(chǎn)品具有功能強(qiáng)、可靠性高、易于修改等特點(diǎn) [1]。該系統(tǒng)在不改變硬件電路的前提下，具有可以重構(gòu)系統(tǒng)的功能；采用完全相同電路結(jié)構(gòu)，只要根據(jù)各地區(qū)的要求在 VHDL程序中設(shè)置各參數(shù)，就可以適應(yīng)各地區(qū)出租車不同計(jì)費(fèi)標(biāo)準(zhǔn)的需要，還可以根據(jù)各地區(qū)需求增加其他功能。計(jì)程車市場(chǎng)從 90 年代初的起步階段到現(xiàn) 在已經(jīng)進(jìn)入了高峰期。 由于現(xiàn)場(chǎng)可編程邏輯陣列 FPGA 具有開發(fā)簡單、靜態(tài)可重復(fù)編程和動(dòng)態(tài)再系統(tǒng)編程等特點(diǎn)，已經(jīng)成為當(dāng)今應(yīng)用最廣泛的可編程專用集成電路之一。 課題研究的主要內(nèi)容 我國在 70 年代開始出現(xiàn)出租車，但那時(shí)的計(jì)時(shí)系統(tǒng)大都是 國外進(jìn)口，不但不夠準(zhǔn)確，價(jià)格還十分昂貴。出租車計(jì)價(jià)器的功能從剛開始的只顯示路程，到能夠自主計(jì)費(fèi)，以及現(xiàn)在的能夠打發(fā)票和語音提示、按時(shí)間自主變更單價(jià)等功能。 從國內(nèi)外的各種研究方法來看，實(shí)現(xiàn)出租車計(jì)費(fèi)系統(tǒng)總共有三種方案。二十世紀(jì)后半期，數(shù)字系統(tǒng)得到了飛速發(fā)展，同時(shí)為了提高系統(tǒng)的可靠性與通用性，微處理器和專業(yè)集成電路逐漸取代了通用全硬件電路。 理想的可編程邏輯開發(fā)系統(tǒng)能符合大量的設(shè)計(jì)要求：它能支持不同結(jié)構(gòu)的器件?？删幊唐骷倪壿嫻δ苊枋鲆话惴譃樵韴D描述和硬件語言描述，原理圖描述是一種直觀簡便的方法，它可以講現(xiàn)有的小規(guī)模集成電路實(shí)現(xiàn)的功能直接用可編程器件來實(shí) 現(xiàn)，而不必去將現(xiàn)有的電路用語言來描述，但電路圖描述方法無法做到簡練。常用的硬件描述語言有 ABEL、 VHDL 語言等，其中 VHDL 語言是一種行為描述語言，其編程結(jié)構(gòu)類似于計(jì)算機(jī)中的 C 語言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)，非常簡潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來硬件設(shè)計(jì)語言的主流。它是作為專用集成電路 （ ASIC） 領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn) [2]。 FPGA 的基本特點(diǎn)主要有： 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。 FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA公司的 FIEX 系列 等 [3]。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。因此， FPGA 的使用非常靈活。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 4 開發(fā)軟件 Quartus II 簡介 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性 。 使用 New Project Wizard 新建一個(gè)工程的過程： 制定工程的文件存放目錄、工程名以及最頂層的設(shè)計(jì)實(shí)體名，在默認(rèn)情況下，工程名與最頂層的設(shè)計(jì)實(shí)體名是相同的。 選擇目標(biāo)芯片，具體芯片最好讓編譯器根據(jù)工程設(shè)計(jì)的實(shí)際情況自動(dòng)選擇。 最后一步系統(tǒng)將整體工程的各項(xiàng)參數(shù)和設(shè)置總結(jié)并顯示出 來，這時(shí)即可完成工程的創(chuàng)建 [4]。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。此后 VHDL 在電子設(shè)計(jì)領(lǐng) 域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。現(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功 能和接口。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可 視 部分及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。歸納起來 ， VHDL 語言主要具有以下優(yōu)點(diǎn)： VHDL 語言功能強(qiáng)大 ， 設(shè)計(jì)方式多樣 VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu) ， 只需采用簡單明確的 VHDL 語言程序就可以描述十分復(fù)雜的硬件電路。此外 ， VHDL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn) ， 這是其他硬件描述語言所不能比擬的。 VHDL 語言具有強(qiáng)大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計(jì)描述功能 ， 既可描述系統(tǒng)級(jí)電路 ， 也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述 ， 也可以采用三者的混合描述方式。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 語言具有很強(qiáng)的移植能力 VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在 ： 對(duì)于同一個(gè)硬件電路的 VHDL 語言描述 ， 它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 ， 而不需要考慮石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 6 其他的問題。 VHDL 語言程序易于共享和復(fù) 用 VHDL 語言采用基于庫 (library)的設(shè)計(jì)方法。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊 ， 將這些模塊存放在庫中 ， 就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用 [6]。 隨著 EDA技術(shù)的發(fā) 展，使用硬件語言設(shè)計(jì) FPGA成為一種趨勢(shì)。通常 VHDL 文件保存為 .vhd 文件。 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式和信號(hào)的連接關(guān)系。 布局布線：將 edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到 PLD/FPGA 內(nèi)。 編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 7 第 3 章 系統(tǒng)軟件 設(shè)計(jì) 設(shè)計(jì)任務(wù) 設(shè)計(jì)一個(gè)滿足日常生活所需功能的出租車計(jì)費(fèi)器。硬件部分主要完成出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)需要的 FPGA 芯片及外圍顯示和 撥檔開關(guān) 控制電路設(shè)計(jì)。 實(shí)現(xiàn)計(jì)費(fèi)器預(yù)置功能，能夠預(yù)置起步價(jià)、每公里收費(fèi)、車行加費(fèi)里程、計(jì)時(shí)收費(fèi)等。以十進(jìn)制顯示出租車行駛路程與車費(fèi)。 方案二： 該方案系統(tǒng)設(shè)計(jì) 框 圖 ， 如圖 32： 時(shí)鐘信號(hào) 等待信號(hào) 公里脈沖 計(jì)費(fèi)、復(fù)位 分頻器 控制器 計(jì)費(fèi) 計(jì)時(shí) 計(jì)程 譯碼 顯示 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 8 脈沖信號(hào) 速度 開始鍵 復(fù)位鍵 時(shí)鐘信號(hào) 圖 32 方案二系統(tǒng)設(shè)計(jì) 框 圖 在該方案中， 主要包括 控制電路模塊、分頻模塊和掃描顯示模塊，其中控制電路模塊包括速度模塊、計(jì)程模塊、計(jì)時(shí)模塊、計(jì)費(fèi)模塊，掃描顯示模塊包括模 8計(jì)數(shù)器模塊、 8選 1選擇器模塊、七段數(shù)碼管顯示模塊，最后由數(shù)碼管顯示計(jì)費(fèi)計(jì)程結(jié)果。 本次設(shè)計(jì)要求設(shè)計(jì)一個(gè)出租車計(jì)費(fèi)系統(tǒng)，具體功能設(shè)定如下 ： （ 1） 車起步開始計(jì)費(fèi)。 （ 2） 車行駛超過 3km后，按每公里 2元計(jì)費(fèi)（在 1km車費(fèi)加 2元），車費(fèi)依次累加。 （ 4） 當(dāng)總費(fèi)用達(dá)到或超過 40元時(shí)，每 km收費(fèi) 4元。以 EP1C12Q240C8芯片作為核心控制電路，控制數(shù)碼管的顯示， 具體顯示內(nèi)容及方式由軟件來完成 。出租車的開始、暫停狀態(tài)及出租車速度均由撥檔開關(guān)控制。 速度 模塊 計(jì)時(shí)模塊 計(jì)費(fèi) 模塊 計(jì)程模塊 總費(fèi)用 總里程 譯碼 顯示 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 9 速度模塊 速度模塊首先根據(jù) start 信號(hào)判斷是否開始計(jì)費(fèi)，然后根據(jù) 對(duì) 輸入的速度檔位sp[2..0]的判斷，決定變量 kinside 的值。同時(shí)由 t 對(duì) clk 進(jìn)行計(jì)數(shù)，當(dāng) t等于 kinside 時(shí)，把 clkout 信號(hào)置 1， t 清 0。 速度模塊仿真 使用 Quartus II 對(duì) 速度 模塊進(jìn)行功能仿真 ， 如圖 34： 圖 34 速度模塊仿真 仿真圖 (如圖 34)分析：輸入時(shí)鐘脈沖，當(dāng) start 開始后， sp[2..0]設(shè)定出租車狀態(tài)，clkout 根據(jù) sp[2..0]輸出脈沖信號(hào)，車每行駛 100m輸出信號(hào) clkout 輸出高電平。 通過對(duì) clkout 信號(hào)的計(jì)數(shù)，可以計(jì)算行駛的的石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 10 距離 kmt。 計(jì)程模塊元件圖 設(shè)計(jì) 運(yùn)行 計(jì)程 模塊，生成 計(jì)程 模塊元件圖 ，如圖 35： c lk outres etk m c nt 1[ 3. . 0]k m c nt 2[ 3. . 0]k m c nt 3[ 3. . 0]k ilom et ersins t 圖 35 計(jì)程模塊元件圖 計(jì)程模塊元件圖 (如圖 35)分析： reset 為復(fù)位信號(hào)輸入端； clkout 為每行進(jìn) 100m脈沖信號(hào)輸入端； kmt1[3..0]為行駛路程的十分位； kmt2[3..0]為行駛路程的個(gè)位；kmt3[3..0]為行駛路程的十位