【正文】 以在不同的 FPGA 或 CPLD芯片上通用。 同時由于 FPGA 的功能完全取決于 VHDL語言編寫的程序 ， 不拘泥于某種芯片的特 殊指令， 更加提高了產(chǎn)品的更新?lián)Q代能力 。 本 論文的章節(jié)安 排 本文在第 2 章介紹了 VHDL 語言的特點 和 FPGA 的基本原理。 第 4 章 介紹了當前兩種主要出租車設(shè)計方案和這兩種方案的比較。 華東交通大學(xué)畢設(shè)計 7 2 VHDL 和 FPGA 的簡介 VHDL 的介紹 VHDL 的英文全名是 Vry_High_Speed Integrated Circuit Hardware Description Language,被認為是標準硬件描述語言，有專家認為，在新世紀中， VHDL 與 Verilog HDL 語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù) 。 除了含有許多具有硬件特 征的語句外， VHDL 的語言形式和描述風(fēng)格與句法十分類似于一般的計算機高級語言 。 在對一個設(shè)計實體定義了外部界面后，一旦內(nèi)部開發(fā)完成后， 其他的設(shè)計可以直接調(diào)用這個實體。 隨著 EDA 技術(shù)的發(fā)展，使用硬件語言設(shè)計 FPGA 成為一種趨勢。 通常 VHDL 文件保存為 .vhd 文件。 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾 表達 式和信號的連接關(guān)系 。 4）布局布線：將 edf 文件調(diào)入 PLD 廠家提供的軟件中進行布線，即把設(shè)計好的邏 輯安放到 PLD/FPGA 內(nèi)。 6）編程下載：確認仿真無誤后，將文件下載到芯片中。 FPGA 的介紹 FPGA 是現(xiàn)場可編程門陣列（ Field Programable Gate Array)的簡稱， FPGA 是電子設(shè) 計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，它的影響絲毫不亞于 70 年代單片機的發(fā)明和 使用 。 這是該公司第三代的基于 Flash的可編程邏輯方案 。 5 美元，代表了全球最低成本的 FPGA，并且相對于基于 SRAM 的 FPGA 來說具有保密的優(yōu)勢 。 目前生產(chǎn) FPGA 的公司主要有 Xilinx、 Altera、 Actel、 Lattice、 QuickLogic 等 生產(chǎn)的 FPGA 品種和型號繁多 。 典型的 FPGA 通常包含三類基本資源：可編程邏輯功能塊、可編程輸入 /輸出塊和可編程 互連資源 。 用戶可以通過編 程決定每個單元的功能以及它們的互連關(guān)系，從而實現(xiàn)所需的邏輯 功能 。 華東交通大學(xué)畢設(shè)計 9 3 Max+plusII 平臺簡介 概述 Max+plusII 是 Altera 公司推出的第三代 PLD 開發(fā)系統(tǒng) (Altera 第四代 PLD 開發(fā)系統(tǒng)被稱為： QuartusII，主要用于設(shè)計新器件和大規(guī)模 CPLDFPGA)。設(shè)計者可以用自己熟悉的設(shè)計工具（如原理圖輸入或硬件描述語言）建立設(shè)計， MAX+PLUSII 把這些設(shè)計轉(zhuǎn)自動換成最終所需的格式。對于一般幾千門的電路設(shè)計，使用 MAX+PLUSII，從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大約只需幾小時。特別是在原理圖輸入等方面， Maxplus2 被公認為是最易使用，人機界面最友善的 PLD 開發(fā)軟件。設(shè)計人員可以使用 Altera 或標準 EDA 設(shè)計輸入工具來建立邏輯設(shè)計，使用 MAX＋ PLUSII 編譯器 (Compiler)對 Altera 器件設(shè)計進行編譯，并使用Altera 或其它 EDA 校驗工具進行器件或板級仿真。 2）多平臺 MAX＋ PLUSII 軟件可基于 48奔騰 PC 機的 WINDOWS NT 3。 0、 WINDOWS 9WINDOWS 98 下運行，也可在 Sun SPAC Stations， HP9000 Series 700／ 800 和 IBM RISC System／ 6000 工作站上運行。 4）豐富的設(shè)計庫 MAX＋ PLUSII 提供豐富的庫單元供設(shè)計者調(diào)用，其中包括 74系列的全部器件和多種特殊的邏輯宏功能（ Macro— Function）以及新型的參數(shù)化的兆功能（ Mage— function）。 5）模塊化工具 設(shè)計人員可以從各種設(shè)計輸入、處理和校驗選項中進行選擇從而使設(shè)計環(huán)境用戶化，必要時，還可以根據(jù)需要添加新功能。 6）硬件描述語言（ HDL） MAX＋ PLUS II 軟件支持各種 HDL 設(shè)計輸入選項，包括 VHDL、 Verilog HDL 和 Altera自己的硬件描述語言 AHDL。充分利用這些 Megacore 功能會使設(shè)計人員的設(shè)計任務(wù)大大減輕，可把更多的精力投入到改進各種設(shè)計和最終的產(chǎn)品上。 華東交通大學(xué)畢設(shè)計 11 4 設(shè)計方案 的 簡介 及比較 當今國內(nèi)外出租車計價器的設(shè)計方式主要有兩種，一種是基于單片機的出租車計價器的設(shè)計，另一種是基于 FPGA 的出租車計價器的設(shè)計 。 2)掉電存儲用來存取計費器的狀態(tài)信息和計費信息 。 4)利用單片機豐富的 IO端口，實現(xiàn)基本的里程計 價功能和價格調(diào)節(jié)、時鐘顯示功能。 外圍電路較多，調(diào)試復(fù)雜，抗干擾能力差，特別對這種計程車的計價器需要長時間不間斷運作的系統(tǒng)，由于主要是軟件運作，容易出錯，造成系統(tǒng)不穩(wěn)定 。 另外，在 主程序模塊中還需要設(shè)置啟動 /清除標志寄存器、里程寄存器和價格寄存器，并對它們進行初始化 。 2)定時中斷服務(wù)程序 在定時中斷服務(wù)程序中，每 100ms 產(chǎn)生一次中斷，當產(chǎn)生 10 次中斷的時候，也就到了一秒，送數(shù)據(jù)到相應(yīng)的顯示緩沖單元，并調(diào)用顯示子程序?qū)崟r顯示 。 在該程序中， 需要完成當前行駛里程數(shù)和總額的累加操作，并將結(jié)果存入里程和總額寄存器中 。當中途等待結(jié)束的時候，也就自動切換到正常的計價 。 6）鍵盤服務(wù)程序 鍵盤采用查詢的方式，放在主程序中，當沒有按鍵按下的時候，單片機循環(huán)主程序 ,一旦右按鍵按下，便轉(zhuǎn)向相應(yīng)的子程序處理，處理結(jié)束再返回 。 控制模塊是整個系統(tǒng)的核心 。 1)分頻模塊：分頻模塊是對系統(tǒng)時鐘進行分頻以得到低頻系號 。 3)計量模塊 ：計量模塊完成計價，計時和計程的功能 。 計費 數(shù)據(jù)送入譯碼顯示模塊譯碼，最后送至以百元，十元，元，角為單位對應(yīng)的數(shù)碼管上顯示 。 計程數(shù)據(jù)送入譯碼顯示模塊進行譯碼，最后送至以 Km 為單位的數(shù)碼管上顯示 。 2)方案二將所有器件集成在一塊芯片上，體積大大減小的同時還提高了穩(wěn)定性，且可應(yīng)用 EDA 軟件仿真，調(diào)試，易于進行功能擴展，外圍電路較少，采用硬件邏輯電路實現(xiàn)，其最大的優(yōu)點是穩(wěn)定性好，抗干擾能力強，非常適合作為計程車的計價器系統(tǒng)的控制核心 。 因此 我確定采用基于 FPGA 的出租車計費器 的設(shè)計方案 。 一方面實現(xiàn)基本功能時，包括在行程中滿足 3公里以內(nèi)計起步價 10 元，以后以 元 /公里計費 。 另一方面多功能的實現(xiàn)，計價器可以根據(jù)要求顯示需要的內(nèi)容，可以根據(jù)選擇鍵選擇顯示總費用，總行程數(shù)和總乘車時間等等 。 如圖 51 所示，主要分為四個模塊 。 秒分頻模塊使整個系統(tǒng)的同步工作，把系統(tǒng)提供的 32M 的晶振頻率進行分頻，得到所需要的秒信號（便于在以后的 計時中用到） 。 對計程車的工作狀態(tài)進行具體的定義 。 最后一個譯碼顯示模塊作用在于把計費器的工作情況（價錢、行程數(shù)、行程時間）反饋給乘客 。 華東交通大學(xué)畢設(shè)計 15 圖 51出租車計費器組成方框圖 模塊的設(shè)計 秒分頻模塊 1） 秒分頻 的 對頻率為 100Hz 的輸入脈沖進行分頻， 得到頻率為 1Hz 的頻率。 從圖中可以看出分頻模塊有兩個輸入信號，一個是 clk 時鐘信號。 圖 5－ 2 分頻模塊電路符號圖 分頻模塊的主要源代碼如下： if start=39。 then 此 IF語句中得到分頻器的使能信號 基于 FPGA 的出租車計費系統(tǒng)設(shè)計 16 f_1=39。 Q_1=0。 F_1=39。 else Q_1=Q_1+1。039。 end if。 圖 53分頻器仿真圖 控制模塊 1） 控制模塊對整個系統(tǒng)進行控制作用，支配系統(tǒng)的工作狀態(tài) 。 它是計費器工作的核心 。 圖 5－ 4 控制模塊的電路符號圖 控制模塊 的主要源代碼如下： if start=39。 then 華東交通大學(xué)畢設(shè)計 17 en0=39。 en1=39。 elsif stop=39。 then en1=39。 if k1amp。139。039。 elsif stop=39。 then en0=39。 if m1amp。139。039。 end if。 圖 55 控制模塊 波形 仿真圖 計量模塊 計量模塊是本系統(tǒng)中一個十分重要的部分 ,是計程車計價器系統(tǒng)多功能實現(xiàn)的保證 。 它是計 價、計時、計程功能的具體實現(xiàn) 。 （ 1） 計價部分電路符號圖如圖 5－ 7所示 ：圖中的輸出信號 cha3,cha2,cha1,cha0分別表示的時計費輸出部分的百元，十元，元，角 的輸出。139。 if(c19=1)then temp0=k0。 上面這幾句完成超過三公里的時的計費功能 。139。 c15:=c15+1。 end if。 （ 2）計價部分的波形仿真如圖 5－ 8所示： 從仿真圖可以看出 cha3,cha2,cha1,cha0在各個時間段的輸出數(shù)據(jù)。 （ 1） 計時部分電路符號圖如下圖 59所示 ： 圖 59計時部分電路符號圖 完成計時 部分的主要源代碼如下： if w=59 then w=0。――此 IF 語句完成分計數(shù) if m1=101 then m1=000。 end if。 end if。 end if。 圖 5－ 10 計時部分的波形仿真圖 3） 計程部分：對當前行進過程中所走的公里數(shù)進行計算，最大范圍為 99 公里 。 由于計程部分和計時部分的原理基本相同，不同的只是計時是是當計數(shù)器計到 59 時發(fā)生跳變 ，而計程時則是當計數(shù)器達到 99 時 才產(chǎn)生一個 跳變。039。 k0=0000。039。 if k1=1001 then k1=0000。 end if。 end if。 （ 2） 計程部分的波形仿真圖如圖 可以用圖 5－ 12 所示：當 k0 計數(shù)達到 9時 k1（即里程的十位數(shù)變?yōu)?1） 圖 5－ 12 計程部分波形仿真圖 譯碼顯示 輸出 模塊 譯碼顯示 輸出 模塊是建立在內(nèi)部系統(tǒng)和觀測人之間的橋梁 。 可見，它也是系統(tǒng)中一個必不可少的部分 。 它可以根據(jù)需要在價格、時間、路程三者之間互相轉(zhuǎn)換 。 由數(shù)碼管進行顯示 。event and f_1=39。 then if start=39。 then min1=0000。 km1=0000。 cha3=0000。cha1=0000。 else min1=39。amp。min0=m0。km0=k0。cha2=c2。cha0=c0。 end if。 出租車計費器的電路圖符號如下圖所示 515 所示： 圖 515 出租車計費器的電路圖符號 基于 FPGA 的出租車計費系統(tǒng)設(shè)計 24 2)整體 仿真 圖如下 圖 415 所示 ： 圖 415出租車計費系統(tǒng) 的 仿真圖 結(jié)果分析 從仿真圖中我們可以看出此出租車計費器總共行使了 6公里，在中途停車等待累計時間為 4分鐘，因此可以得出：總費用 =10+*6+*4= 。 該設(shè)計的前期工作是 圍繞 現(xiàn)有的出租車計費器 ， 從它的 軟件方面做了深入細致的分析， 然后再根據(jù) 論文 要求 進行 設(shè)計工作 ， 在本次設(shè)計中我實現(xiàn)了現(xiàn)有出租車計費器的基本功能 (即計費，計時，計程及顯示功能 )，基本達到了這次畢業(yè) 設(shè)計的 基本 要求 。 同時還要求其具有車