【正文】 的關(guān)鍵點是如何實現(xiàn)等待計時和行駛里程的不同計費，等待時間和里程的計數(shù)都是采用計數(shù)器原理，通過對速度信號不同值的判斷實現(xiàn)在不同情況下的計數(shù)。 頂層模塊電路圖 設(shè)計 石家莊鐵道大學四方學院畢業(yè)設(shè)計 18 頂層電路圖，如圖 321： P IN _ 2 9V C Cc lk IN P U TP IN _ 3 8V C Cres et IN P U TP IN _ 7 4V C Cs t art IN P U TP IN _ 7 3V C Cs t op IN P U TP IN _ 4 4P IN _ 4 5P IN _ 4 6V C Cs p[ 2. . 0] IN P U TP IN _ 5 6P IN _ 5 7P IN _ 5 8P IN _ 5 9P IN _ 6 0P IN _ 6 1P IN _ 6 2ou t [ 6. . 0]O U T P U TP IN _ 6 3P IN _ 6 4P IN _ 6 5s el[ 2. . 0]O U T P U TP IN _ 5 5dpO U T P U Tc lkres ets t arts t ops p[ 2. . 0]k m c nt 1[ 3. . 0]k m c nt 2[ 3. . 0]k m c nt 3[ 3. . 0]c ou nt 1[ 3. . 0]c ou nt 2[ 3. . 0]c ou nt 3[ 3. . 0]t opins tc lk a[ 2. . 0]seins t 3d[ 3. . 0] q[ 6. . 0]di_ LE Dins t 4c lk in c lk ou tf en pinins t 5c [ 2. . 0]a1 [ 3. . 0]a2 [ 3. . 0]a3 [ 3. . 0]b1 [ 3. . 0]b2 [ 3. . 0]b3 [ 3. . 0]dpd[ 3. . 0]m ux 8_ 1ins t 1 圖 321 頂層模塊電路圖 頂層模塊電路圖 (如 圖 321)分析：將以上各模塊的元件進行連接 就完成了整個電路的連接，可以實現(xiàn)出租車計費系統(tǒng)的設(shè)計功能。 74HC138 譯碼器可接受 3 位二進制加權(quán)地址輸入 ， 模 8計數(shù)器通過對輸入信號 clk 的掃描輸出 3 位二進制編碼 。其中，一個進程根據(jù)條件對 enable 和 price 賦值：當記錄的距離達到 3 公里后 enable 信號變?yōu)?1，開始進行每公里計費，當總費用大于 40 元后，則單價 price 由原來的每公里 2 元變?yōu)槊抗?4 元；第二個進程在每個時鐘周期判斷timecount 和 clkout 的值，當其為 1 時，則在總費用上加上相應(yīng)的費用。 速度模塊仿真 使用 Quartus II 對 速度 模塊進行功能仿真 ， 如圖 34： 圖 34 速度模塊仿真 仿真圖 (如圖 34)分析：輸入時鐘脈沖，當 start 開始后， sp[2..0]設(shè)定出租車狀態(tài)，clkout 根據(jù) sp[2..0]輸出脈沖信號，車每行駛 100m輸出信號 clkout 輸出高電平。 方案二： 該方案系統(tǒng)設(shè)計 框 圖 ， 如圖 32： 時鐘信號 等待信號 公里脈沖 計費、復位 分頻器 控制器 計費 計時 計程 譯碼 顯示 石家莊鐵道大學四方學院畢業(yè)設(shè)計 8 脈沖信號 速度 開始鍵 復位鍵 時鐘信號 圖 32 方案二系統(tǒng)設(shè)計 框 圖 在該方案中， 主要包括 控制電路模塊、分頻模塊和掃描顯示模塊，其中控制電路模塊包括速度模塊、計程模塊、計時模塊、計費模塊，掃描顯示模塊包括模 8計數(shù)器模塊、 8選 1選擇器模塊、七段數(shù)碼管顯示模塊，最后由數(shù)碼管顯示計費計程結(jié)果。通常 VHDL 文件保存為 .vhd 文件。此外 ， VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設(shè)計實現(xiàn) ， 這是其他硬件描述語言所不能比擬的。 最后一步系統(tǒng)將整體工程的各項參數(shù)和設(shè)置總結(jié)并顯示出 來，這時即可完成工程的創(chuàng)建 [4]。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA公司的 FIEX 系列 等 [3]。二十世紀后半期，數(shù)字系統(tǒng)得到了飛速發(fā)展，同時為了提高系統(tǒng)的可靠性與通用性，微處理器和專業(yè)集成電路逐漸取代了通用全硬件電路。 當計費系統(tǒng)在各大、中城市出租車中使用越來越廣泛，用戶對計費器的要求也越來越高。 10 計程模塊仿真 1 設(shè)計研究的相關(guān)背景 該電路系統(tǒng)能夠模擬實際出租汽車的 行駛、停止、暫停 等狀態(tài)， 并根據(jù)不同狀態(tài)進行計費。 二、國內(nèi)外研究狀況 我國在 70 年代開始出現(xiàn)出租車，但那時的計時系統(tǒng)大都是國外 進口，不但不夠準確，價格還十分昂貴。 使用說明書撰寫。 EP1C12Q240C8 芯片的使用手冊和接口電路。利用大規(guī)模的數(shù)字邏輯器件來實現(xiàn)，利用 89C51 實現(xiàn)，利 用 CPLD/FPGA 來實現(xiàn)。 當遇到紅燈 或遇 客戶需要停車等待 時 ，則按時間計費，計費單價為 每 20s 收費 1元。 12 計費模塊仿真 15 8 選 1 選擇器模塊 17 七段數(shù)碼管顯示模塊仿真 設(shè)計研究的 意義 隨著我國市場經(jīng)濟的發(fā)展，交通也越來越便利，特別是出租車，以快捷、方便的特點早已盛行各個城市，成為城市交通的重要工具。而語言描述可以精確和簡練地表示電路的邏輯功能，現(xiàn)在可編程器件的設(shè)計過程中廣泛使用。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM編程器即可。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標石家莊鐵道大學四方學院畢業(yè)設(shè)計 5 準的 10761993 版本 （簡稱 93 版）。 VHDL 語言既支持標準定義的數(shù)據(jù)類型 ， 也支持用戶定義的數(shù)據(jù)類型 ， 這樣便會給硬件描述帶來較大的自由度。 時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序（也叫后仿真）。 （ 3） 當遇到紅燈或遇客戶需要停車等待時，則按時間計費，計費單價為每 20s收費 1元。 計程模塊仿真 使用 Quartus II 對計程模塊進行功能仿真 ， 如圖 36： 圖 36 速度模塊仿真 仿真圖 (如圖 36)分析：當 reset 復位后，系統(tǒng)復位清零；否則，對輸入信號 clkout進行十進制計數(shù)， kmt kmt kmt3 分別輸出行駛路程的十分位、個位、十位。 通過元件例石家莊鐵道大學四方學院畢業(yè)設(shè)計 13 化語句 將以上四個模塊例化，形成一個總的控制模塊 ， 產(chǎn)生需要的設(shè)計電路。本次設(shè)計使用 其中前三位顯示行駛里程，后三位顯示行駛花費，中間兩位設(shè)為“ ”。 硬件 實現(xiàn) 選擇芯片 選擇芯片： 本次設(shè)計采用的是北京百科融創(chuàng)教學儀器設(shè)備有限公司生產(chǎn)的 EDA/SOPCII+系列 EDA/SOPC 實驗開發(fā)系統(tǒng)， FPGA 目標芯片型號為 Altera 公司的 Cyclone 系列中的EP1C12Q240C8N 芯片 [11]。 雖然我的 設(shè)計 作品不是很成熟，還有很多不足之處，但這里面的每一段代碼，都是 我 努力的結(jié)果 。 本文論述了基于 FPGA的出租車計費器設(shè)計，分別介紹了整個系統(tǒng)和各模塊 的設(shè)計。 頂層模塊 在此模塊中對前面 的控制電路頂層例化 模塊 、分頻模塊、掃描顯示模塊（模 8計數(shù)器模塊、 8 選 1 選擇器模塊和七段數(shù)碼管顯示模塊） 進行綜合編寫，輸出其綜合功能。 石家莊鐵道大學四方學院畢業(yè)設(shè)計 15 模 8 計數(shù)器模塊 本設(shè)計采用數(shù)碼管顯示數(shù)據(jù)，實驗箱中 數(shù)碼管前連有一個 74HC138 譯碼器，可以用來 控制數(shù)碼管位碼選擇 。 計費模塊 由兩個進程組成。 速度模塊元件圖 設(shè)計 運行速度模塊，生成速度模塊元件圖 ， 如圖 33： clkres etstartstopsp[ 2. .0]clk ou tspe edinst 圖 33 速度模塊元件圖 速度模塊元件圖 (如圖 33)分析： clk 為時鐘脈沖 輸入端； reset 為復位信號輸入端； start 為開始計費信號輸入端； stop 為停止計費信號輸入端； sp[2..0]為出租車狀態(tài)輸入端（停止或不同行駛速度）； clkout 為每行進 100m脈沖信號輸出端。 方案擬定 方案對比 方案一： 該方案系統(tǒng)設(shè)計 框 圖 ， 如圖 31： 圖 31 方案一系統(tǒng)設(shè)計 框 圖 在該方案中，由分頻模塊 、控制模塊、計量模塊、譯碼和動態(tài)掃描顯示模塊組成，可以實現(xiàn)出租車計費功能，但其使用公里脈沖信號做為公里計數(shù)的開始信號，由于實驗箱中時鐘信號的限制，不能完全實現(xiàn)計費計程功能。借用 MAX+PLUS II 或 Quartus II 等軟件用 VHDL 語言開發(fā) FPGA 的完整流程為： 文本編輯：用任何文本編輯器都可以進行，也可以用專用的 HDL 編輯環(huán)境。同時 ， 它還具有多層次的電路設(shè)計描述功能。 第三方 EDA 工具設(shè)定，包括設(shè)計輸入與綜合工具、仿真工具、時序分析工具等，默認為 Quartus II 自帶的仿真器、綜合器以及時序分析器。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。利用大規(guī)模的數(shù)字邏輯器件來實現(xiàn)，利用 89C51 實現(xiàn) ，利用 CPLD/FPGA 來實現(xiàn)。一種功能完備、簡單易用、計量準確的出租車計價器是加強出租車行業(yè)管理、提高服務(wù)質(zhì)量的必備品。 25 附 錄 10 計時模塊元件圖設(shè)計 3 FPGA 簡介 脈沖信號 速度 開始鍵 復位鍵