【正文】 6： 圖 36 速度模塊仿真 仿真圖 (如圖 36)分析：當(dāng) reset 復(fù)位后，系統(tǒng)復(fù)位清零；否則，對(duì)輸入信號(hào) clkout進(jìn)行十進(jìn)制計(jì)數(shù)， kmt kmt kmt3 分別輸出行駛路程的十分位、個(gè)位、十位。當(dāng)時(shí)間達(dá)到足夠大時(shí)則產(chǎn)生 timecount 脈沖，并重新計(jì)時(shí)。 計(jì)時(shí)模塊仿真 使用 Quartus II 對(duì)計(jì)時(shí)模塊進(jìn)行功能仿真 ， 如圖 38： 圖 38 計(jì)時(shí)模塊仿真 計(jì)時(shí)模塊 (如圖 38)仿真分析：當(dāng) reset 復(fù)位后，系統(tǒng)清零， start 開(kāi)始計(jì)費(fèi)信號(hào)高電平有效， sp[2..0]設(shè)置速度為 0，開(kāi)始記錄時(shí)間。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 12 計(jì) 費(fèi) 模塊元件圖 設(shè)計(jì) 運(yùn)行計(jì)費(fèi)模塊，生成 計(jì)費(fèi)模塊元件圖 ， 如圖 39： c lkres ettim ec ountc lk outk m c nt 2[ 3. .0]k m c nt 3[ 3. .0]c ount 1[ 3. .0]c ount 2[ 3. .0]c ount 3[ 3. .0]k m m oneyins t 圖 39 計(jì)費(fèi)模塊元件圖 計(jì)費(fèi)模塊元件圖 (如圖 39)分析： clk 為時(shí)鐘脈沖輸入端； reset 為復(fù)位信號(hào)輸入端； timecount 為計(jì)時(shí)脈沖輸出端； clkout 為每行進(jìn) 100m 脈沖信號(hào)輸入端； kmt2[3..0]為行駛路程的個(gè)位； kmt3[3..0]為行駛路程的十位。 通過(guò)元件例石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 13 化語(yǔ)句 將以上四個(gè)模塊例化，形成一個(gè)總的控制模塊 ， 產(chǎn)生需要的設(shè)計(jì)電路。 基準(zhǔn)的時(shí)鐘脈沖是 實(shí) 驗(yàn)箱上提供的1KHZ 的信號(hào)，僅能滿(mǎn)足 控制電路模塊 所需的頻率。 分頻模塊仿真 使用 Quartus II 對(duì)分頻 模塊進(jìn)行功能仿真 ， 如圖 314： 圖 314 分 頻模塊仿真 分頻模塊仿真 (如圖 314)分析：輸入時(shí)鐘信號(hào)后， clkin 被千分頻后輸出 clkout。 模 8 計(jì)數(shù)器模塊元件圖 設(shè)計(jì) 運(yùn)行 模 8 計(jì)數(shù)器 模塊程序，生成元件圖 ， 如圖 315： clk a[2..0]seinst3 圖 315 模 8 計(jì)數(shù)器模塊元件圖 模 8 計(jì)數(shù)器模塊元件圖 (如圖 315)分析： clk 為時(shí)鐘頻率輸入端， a[2..0]為 3 位二進(jìn)制數(shù)輸出端。本次設(shè)計(jì)使用 其中前三位顯示行駛里程，后三位顯示行駛花費(fèi)，中間兩位設(shè)為“ ”。數(shù)碼管前三位顯示行駛里程，后三位顯示行駛花費(fèi)，中間兩位設(shè)為“ ”， 則 數(shù)碼管 顯示為 。 七段數(shù)碼管顯示模塊元件圖 設(shè)計(jì) 運(yùn)行 七段數(shù)碼管顯示 模塊，生成元件圖 ， 如圖 319： d[3..0] q[6..0]di_LEDinst4 圖 319 七段數(shù)碼管顯示模塊元件圖 七段數(shù)碼管顯示模塊元件圖 (如圖 319)分析： d[3..0]為二進(jìn)制數(shù)輸入端， q[6..0]為七段譯碼輸出端。 clk 為時(shí)鐘脈沖輸入端； reset 為復(fù)位信號(hào)輸入端； start 為開(kāi)始計(jì)費(fèi)信號(hào)輸入端； stop 為停止計(jì)費(fèi)信號(hào)輸入端； sp[2..0]為出租車(chē)狀態(tài)輸入端（停止或不同行駛速度）； sel[2..0]為 3 位二進(jìn)制數(shù)據(jù) 輸出端 ； dp為小數(shù)點(diǎn)指示信號(hào)輸出端； out[6..0]為數(shù)碼管信息輸出端。 硬件 實(shí)現(xiàn) 選擇芯片 選擇芯片： 本次設(shè)計(jì)采用的是北京百科融創(chuàng)教學(xué)儀器設(shè)備有限公司生產(chǎn)的 EDA/SOPCII+系列 EDA/SOPC 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)， FPGA 目標(biāo)芯片型號(hào)為 Altera 公司的 Cyclone 系列中的EP1C12Q240C8N 芯片 [11]。圖 47 為速度為最大檔時(shí)計(jì)程和計(jì)費(fèi)的結(jié)果顯示，此時(shí)行駛路程為 公里，車(chē)費(fèi)為 11 元。從 拿到設(shè)計(jì) 題目到系統(tǒng)的 逐步 實(shí)現(xiàn)，再到論文文章的完成，每一步對(duì)我來(lái)說(shuō)都是新的嘗試與挑戰(zhàn)，這也是我在大學(xué)期間完成的最大的項(xiàng)目。結(jié)合使用 FPGA芯片、 VHDL語(yǔ)言、 Quartus II軟件和一些外圍電路，實(shí)現(xiàn)了軟件和硬件的設(shè)計(jì)制作。 雖然我的 設(shè)計(jì) 作品不是很成熟，還有很多不足之處，但這里面的每一段代碼，都是 我 努力的結(jié)果 。如通過(guò)器件內(nèi)部編程增加時(shí)鐘功能，既可為司機(jī)和乘客提供 方便，又能為夜間行車(chē)自動(dòng)調(diào)整收費(fèi)標(biāo)準(zhǔn)提供參考； 還可以通過(guò) FPGA的輸出引線控制語(yǔ)音器件，對(duì)顧客發(fā)出問(wèn)候語(yǔ)，提醒其所要收繳的費(fèi)用等；也可以通過(guò) FPGA的輸出引線控制打印機(jī)打印發(fā)票等。 我相信其中的酸甜苦辣最終都會(huì)化為甜美的甘泉。 在設(shè)計(jì)過(guò)程中我也同樣遇到過(guò)不少難題，我也曾經(jīng)沮喪失落過(guò)，但在老師和同學(xué)們 的幫助下我最終完成了此次設(shè)計(jì)。 本文論述了基于 FPGA的出租車(chē)計(jì)費(fèi)器設(shè)計(jì)，分別介紹了整個(gè)系統(tǒng)和各模塊 的設(shè)計(jì)。 圖 48 為出租車(chē)暫停狀態(tài)下行駛里程及車(chē)費(fèi)顯示 ， 此時(shí)行駛路程為 公里，車(chē)費(fèi)為 12 元。 圖 44 引腳分配 下載到硬件環(huán)境 引腳鎖定后進(jìn)行全程編譯，選擇開(kāi)始下載，如圖 45： 圖 45 下載界面 圖 46 為 下載完成后的初始狀態(tài) ， 此時(shí)行駛路程為 0 公里，而車(chē)費(fèi)則顯示為起步石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 22 價(jià) 3 元。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 19 第 4 章 硬件環(huán)境及調(diào)試過(guò)程 芯片介紹 EP1C12Q240C8N 芯片圖 ， 如圖 41： 圖 41 EP1C120240C8N 實(shí)體圖 cyclone 系列 EP1C12Q240C8N 型號(hào)的 FPGA 可編程邏輯芯片。 頂層模塊 在此模塊中對(duì)前面 的控制電路頂層例化 模塊 、分頻模塊、掃描顯示模塊（模 8計(jì)數(shù)器模塊、 8 選 1 選擇器模塊和七段數(shù)碼管顯示模塊） 進(jìn)行綜合編寫(xiě)，輸出其綜合功能。 此模塊可以控制數(shù)碼管的段碼選擇，使數(shù)碼管顯示相應(yīng)的數(shù)據(jù)。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 16 8 選 1 選擇器模塊元件圖 設(shè)計(jì) 運(yùn)行 8 選 1 選擇器 模塊，生成元件圖 ， 如圖 317： c[2. .0]a1 [3. .0]a2 [3. .0]a3 [3. .0]b1 [3. .0]b2 [3. .0]b3 [3. .0]dpd[ 3. .0]m ux 8_ 1inst 圖 317 8 選 1 選擇器模塊元件圖 8 選 1 選擇器模塊元件圖 (如圖 317)分析： c[2..0]為 3 位二進(jìn)制輸入信號(hào)， a1~a3為出租車(chē)行駛里程輸入端， b1~b3 信號(hào)為花費(fèi)輸入端； d[3..0]為 4 位二進(jìn)制輸出信號(hào)，dp 為小數(shù)點(diǎn)指示信號(hào)。 8 選 1 選擇器模塊 本設(shè)計(jì)需用數(shù)碼管顯示行駛里程及花費(fèi) 。 石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 15 模 8 計(jì)數(shù)器模塊 本設(shè)計(jì)采用數(shù)碼管顯示數(shù)據(jù)，實(shí)驗(yàn)箱中 數(shù)碼管前連有一個(gè) 74HC138 譯碼器，可以用來(lái) 控制數(shù)碼管位碼選擇 。其中 1KHz 用于控制電路模塊， 1Hz 用于模 8 計(jì)數(shù)器模塊。 控制電路頂層例化模塊仿真 使用 Quartus II 對(duì)控制電路頂層例化模塊進(jìn)行功能仿真 ， 如圖 312： 圖 312 控制電路頂層例化模塊仿真 控制電路頂層例化模塊仿真 (如圖 312)分析：上圖中，當(dāng)復(fù)位信號(hào) reset 為高電石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 14 平時(shí)，系統(tǒng)所有寄存器、計(jì)數(shù)器都清零；當(dāng)開(kāi)始計(jì)費(fèi)信號(hào) start 信號(hào)有效時(shí)，計(jì)費(fèi)器開(kāi)始計(jì)費(fèi)，根據(jù)出租車(chē)行駛的速 度 sp[2..0]的取值計(jì)算所用花費(fèi)和行駛里程；當(dāng)停止計(jì)費(fèi)信號(hào) stop 有效時(shí)，計(jì)費(fèi)器停止工作。 計(jì)費(fèi)模塊仿真 使用 Quartus II 對(duì)計(jì)費(fèi)模 塊進(jìn)行功能仿真 ， 如圖 310： 圖 310 計(jì)費(fèi)模塊仿真 計(jì)費(fèi)模塊仿真 (如圖 310)分析：當(dāng) reset 信號(hào)有效時(shí)，系統(tǒng)復(fù)位清零；否則，當(dāng)計(jì)時(shí)計(jì)費(fèi)信號(hào) timecount 和計(jì)程計(jì)費(fèi)信號(hào) clkout 為高電平時(shí)，按照一定計(jì)費(fèi)規(guī)則進(jìn)行計(jì)費(fèi)。 計(jì)費(fèi)模塊 由兩個(gè)進(jìn)程組成。這里選擇系統(tǒng) 時(shí)鐘頻率為 1KHZ，實(shí)現(xiàn)千分頻， 1HZ 控制計(jì)石家莊鐵道大學(xué)四方學(xué)院畢業(yè)設(shè)計(jì) 11 時(shí)模塊， 20s 即計(jì)數(shù)值為 20。通過(guò)對(duì)速度信號(hào) sp 的判斷決定是否開(kāi)始記錄時(shí)間。一個(gè) clkout 脈沖相當(dāng)于行進(jìn) 100m，所以只要記錄 clkout 的脈沖數(shù)目 即可 確定共行進(jìn)的距離。 速度模塊元件圖 設(shè)計(jì) 運(yùn)行速度模塊，生成速度模塊元件圖 ， 如圖 33： clkres etstartstopsp[ 2. .0]clk ou tspe edinst 圖 33 速度模塊元件圖 速度模塊元件圖 (如圖 33)分析： clk 為時(shí)鐘脈沖 輸入端； reset 為復(fù)位信號(hào)輸入端； start 為開(kāi)始計(jì)費(fèi)信號(hào)輸入端； stop 為停止計(jì)費(fèi)信號(hào)輸入端； sp[2..0]為出租車(chē)狀態(tài)輸入端（停止或不同行駛速度）； clkout 為每行進(jìn) 100m脈沖信號(hào)輸出端。分析系統(tǒng)設(shè)計(jì)要求不難得知，整個(gè)出租車(chē)計(jì)費(fèi)系統(tǒng)大致可以分為控制電路模塊、分頻模塊和掃描顯示模塊，其中控制電路模塊包括速度模塊、計(jì)程模塊、計(jì)時(shí)模塊、計(jì)費(fèi)模塊，掃描顯示模塊包括模 8計(jì)數(shù)器模塊、 8選 1選擇器模塊、七段數(shù)碼管顯示模 塊。 模塊的劃分 如圖 32， 設(shè)計(jì)上總體分為芯片控制部分和掃描顯示部分。首先顯示起步價(jià)（本次設(shè)計(jì)起步價(jià)設(shè)為 ），車(chē)在行駛 3km以?xún)?nèi)，只收起步價(jià) 。 方案擬定 方案對(duì)比 方案一： 該方案系統(tǒng)設(shè)計(jì) 框 圖 ， 如圖 31： 圖 31 方案一系統(tǒng)設(shè)計(jì) 框 圖 在該方案中，由分頻模塊 、控制模塊、計(jì)量模塊、譯碼和動(dòng)態(tài)掃描顯示模塊組成，可以實(shí)現(xiàn)出租車(chē)計(jì)費(fèi)功能，但其使用公里脈沖信號(hào)做為公里計(jì)數(shù)的開(kāi)始信號(hào)，由于實(shí)驗(yàn)箱中時(shí)鐘信號(hào)的限制，不能完全實(shí)現(xiàn)計(jì)費(fèi)計(jì)程功能。軟件部分由主控器 EP1C12 控制完成，通過(guò) VHDL語(yǔ)言完成出租車(chē)計(jì)費(fèi)系統(tǒng)的整個(gè)程序設(shè)計(jì)。 .sof 文件用于直接下載到芯片（掉電后會(huì)消失）， .pof 文件用于 rom芯片下載（掉電后不消失） [9]。邏輯綜合軟件會(huì)生 成 .edf 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。借用 MAX+PLUS II 或 Quartus II 等軟件用 VHDL 語(yǔ)言開(kāi)發(fā) FPGA 的完整流程為： 文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專(zhuān)用的 HDL 編輯環(huán)境。在設(shè)計(jì)過(guò)程中 ， 設(shè)計(jì)人員可以建 立各種可再次利用的模塊 ， 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門(mén)級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì) ， 而是一些模塊的累加。 VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān) 采 用 VHDL 語(yǔ)言描述硬件電路時(shí) ， 設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。同時(shí) ， VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲 ， 這樣可以準(zhǔn)確地建立硬件電路的模型。同時(shí) ， 它還具有多層次的電路設(shè)計(jì)描述功能。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。有專(zhuān)家認(rèn)為，在新