【正文】 范圍寬，除此之外，還具有穩(wěn)壓精度高、不使用電源變壓器等特點(diǎn)，是一種較理想的穩(wěn)壓電源。使用電容的充放電功能來實(shí)現(xiàn)，按鍵斷開時(shí)清零輸出端為接地，按鍵閉合時(shí)電容充電清零輸出端為高電平，充完電后清零輸出端又為低電平，當(dāng)按鍵斷開后，通過一個(gè) 2k 歐姆的電阻放電，為下次充電做好準(zhǔn)備。 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 31 頁 共 52 頁 圖 41 啟 /停按鍵電路 自動(dòng)清零部分 由于顯示部分的特殊要求，即計(jì)費(fèi)停止后屏幕上仍然要保持計(jì)費(fèi)的所有信息，只有當(dāng)下次計(jì)費(fèi)啟動(dòng)時(shí)才清零從新開始計(jì)費(fèi)。如圖 42所示。 （ 2） 添加文件，包括最頂層的設(shè)計(jì)實(shí)體文件以及一些額外 的電路模塊描述文件或定制的功能庫。 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 33 頁 共 52 頁 程序設(shè)計(jì) 在傳統(tǒng)的硬件電路的設(shè)計(jì)中，主要的設(shè)計(jì)是電路原理圖，而采用 VHDL設(shè)計(jì)系統(tǒng)硬件電路時(shí)主要是采用 VHDL編寫源程序。目前通用的 VHDL綜合器和 EDA工具大部分都可實(shí)現(xiàn)行為描述到 RTL描述的轉(zhuǎn)換。 (3)VHDL的硬件描述與具體的硬件結(jié)構(gòu)和工藝技術(shù)沒有關(guān)聯(lián)，當(dāng)門級(jí)或門級(jí)以上的描述通過仿真后，再通過相對(duì)應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，因此電路的設(shè)計(jì)與工藝的改變是相互獨(dú)立的，彼此的變化不會(huì)導(dǎo)致不良的影響，并且 VHDL實(shí)現(xiàn)目標(biāo)器件的可供選擇范圍非常廣泛，可使用 FPGA/CPLD等各種門陣列器件。這進(jìn)一步促進(jìn)了 VHDL的推廣及完善。 VHDL面向?qū)ο蟮陌l(fā)展是其進(jìn)步的方向之一，這在軟件開發(fā)中已被大眾所接受。抽象性意味著一個(gè)對(duì)象的特性可在類描述中文檔化。 VHDL 文本編輯 VHDL 文本編輯 FPGA/CPLD 適配器 FPGA/CPLD 編輯下載器 VHDL 仿真器 FPGA/CPLD器件和電路系統(tǒng) 時(shí)序與功能仿真器 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 35 頁 共 52 頁 6 結(jié)論 總結(jié) 本文論述了基于 FPGA 的出租車計(jì)費(fèi)器設(shè)計(jì)，分別介紹了整個(gè)系統(tǒng)和各模塊的設(shè)計(jì)。該計(jì)費(fèi)器實(shí)現(xiàn)了按預(yù)制參數(shù)自動(dòng)計(jì)費(fèi)、自動(dòng)計(jì)程等功能；能夠?qū)崿F(xiàn)按白天或者深夜不同時(shí)段起步價(jià)、每公里收費(fèi)、過 10 公里后加收費(fèi)、車型調(diào)整的參數(shù)預(yù)制 (如：白天起步價(jià) 5 元， 3 公里內(nèi)每公里 1 元，超過 3 公里后每公 里 2 元；深夜起步價(jià) 7 元， 3 公里內(nèi)每公里 元，超過 3 公里后每公里 3 元；低速時(shí)按 6 分鐘為 1 公里計(jì)算等 )，且預(yù)置參數(shù)可調(diào)范圍大。通過實(shí)驗(yàn)室的 FPGA 數(shù)字實(shí)驗(yàn)系統(tǒng)證明了預(yù)期方案的可行性。未來基于 FPGA 平臺(tái)的出租車計(jì)費(fèi)器會(huì)有更低的成本、更小的體積、更安全、更精確和更多功能。2020 [18] 億特科技 . CPLD/FPGA 應(yīng)用系統(tǒng)設(shè)計(jì)與基礎(chǔ)篇 [M]，北京：人民郵電出版社， 2020， 93～ 102. [19] 求是科技 . FPGA 數(shù)字電子系統(tǒng)設(shè)計(jì)與開發(fā)實(shí)例導(dǎo)航 [J]，北京：人民郵電出版社， 2020， 115～ 126 . [20] EDA 先鋒工作室 . Altera FPGA/CPLD 設(shè)計(jì) (高級(jí)篇 )[C]，北京：人民郵電出版社， 2020， 27～ 58 . [21] 郭強(qiáng) . 液晶顯示應(yīng)用技術(shù) [M]，北京：電子工業(yè)出版社， 2020 ,2～ 116 . [22] 黃智偉 . FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐 [J]，北京：電子工業(yè)出版社， 2020， 200～217 . [23] 譚會(huì)生等 . EDA 技術(shù)綜合應(yīng)用實(shí)例與分析 [M]，西安電子科技大學(xué)出版社，2020 年 ,250～ 368. [24] 朱正偉 . EDA 技術(shù)及應(yīng)用 [M]，清華 大學(xué)出版社， 2020 年 ,180～ 290. [25] 閻石 ． 數(shù)字電子技術(shù)基礎(chǔ) [M]． 北京：高等教育出版社， 2020： 164． [26] 包晗 ． FPGA 器件的應(yīng)用研究 [D]． 大連：大連海事大學(xué)， ． [27] 林愿 ． 基于 CPLD/FPGA 的出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn) [J]． 國(guó)外電子元器件， ． [28] 曾繁泰，陳美金 ． VHDL 程序設(shè)計(jì) [M]． 北京：清華大學(xué)出版社， 2020： 2599． [29] 李國(guó)麗 ． EDA 與數(shù)字系統(tǒng)設(shè)計(jì) [M]． 北京：機(jī)械工業(yè)出版社， 2020 1： 11163． [30] 孟慶海，張洲 ． VHDL 基礎(chǔ)及經(jīng)典實(shí)例開發(fā) [M]． 西安：西安交通大學(xué)出版社， 2020： 212223． 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 39 頁 共 52 頁 致謝 通過此次畢業(yè)設(shè)計(jì)，我學(xué)到了很多。 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 40 頁 共 52 頁 附錄 程序 清單 車型調(diào)整模塊 LIBRARY ieee。 set: out STD_LOGIC_vector(10 down to 0)。 BEGIN PROCESS (pw,an) BEGIN if pw=39。set=10100110111。) THEN if d=5 then d=000。cg=0000。set=11000010010。 when011=cs=0101。cg=1000。 END PROCESS。 USE 。 ac,bc: OUT STD_LOGIC)。 signal s : STD_LOGIC_vector(5 down to 0)。 when 011=p=010110100。 when others =p=110100100。139。EVENT AND clk = 39。139。 end if。 else s=s+1。 END IF。 USE 。clr : IN STD_LOGIC。 BEGIN PROCESS (clk,clr) 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 43 頁 共 52 頁 BEGIN IF clr=39。EVENT AND clk = 39。139。 end if。 白天起步費(fèi)設(shè)定模塊 LIBRARY ieee。 up,down : IN STD_LOGIC。 BEGIN PROCESS (clk) BEGIN IF (clk39。039。 ELSIF (up=39。) THEN if ds=999 then ds=ds。039。 else ds=ds1。 END IF。 USE 。 ds : BUFFER STD_LOGIC_vector(9 downto 0))。EVENT AND clk = 39。 then ds=0000001010。139。 else ds=ds+1。 and down=39。 end if。 END PROCESS。 USE 。 白天過 10 公里后加收費(fèi)設(shè)定模塊 library ieee。 END IF。) THEN if ds=0 then ds=ds。 ELSIF (up=39。039。139。) THEN IF t=39。 ARCHITECTURE a OF dmk IS signal t: std_logic。 ENTITY dmk IS PORT(clk : IN STD_LOGIC。 END a。 ELSE ds=ds。139。 end if。 and down=39。t=39。139。 END dstart。 USE 。 END PROCESS。cc=39。) THEN if q=d then q=00000000000。 then q=00000000000。 END jc。 ENTITY jc IS PORT( d: in std_logic_vector(10 down to 0)。 END a。039。bc=39。ac=39。) THEN if q=p then q=000000000。s=000000。 end process。 when 101=p=100101100。 when 001=p=000111100。 ARCHITECTURE a OF js IS signal q : STD_LOGIC_vector(8 down to 0)。 clr : IN STD_LOGIC。 計(jì)時(shí)模塊 LIBRARY ieee。 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 41 頁 共 52 頁 end case。set=10101101001。cg=0100。 when001=cs=0101。 end if。EVENT AND an = 39。 then cs=0101。 END chl。 USE 。 在畢業(yè)設(shè)計(jì)的過程中，我遇到了很多困難，知識(shí)面不足，對(duì)細(xì)節(jié)的把握不準(zhǔn)確等，所有這些困難，在指導(dǎo)我畢業(yè)設(shè)計(jì)的劉橋老師 的耐心分析及指引下都得到了很好的解決，劉老師孜孜不倦的教導(dǎo)著我，從整體到局部，直到滿意了為止。 [10] 吳冬梅，鄧玉玖 ． 基于 FPGA的出租車計(jì)費(fèi)器 [J] ． 電子技術(shù)應(yīng)用 , 2020年第 11期： 7173． [11] 瞿逐春 ． EDA技術(shù)綜合應(yīng)用實(shí)例與分析 [M] ． 西安電子科技大學(xué)出版社，2020： 258287． [12] 黃再銀 ． 出租車多功能計(jì)費(fèi)器的設(shè)計(jì) [J] ． 電子技術(shù)應(yīng)用 , 2020 年第 8期 ： 7576． [13] 李艷 ， 李曉宇 ． 多功能出租車計(jì)價(jià)系統(tǒng)的研制 [J] ． 儀表技術(shù) , 2020年第 1期： 4041． [14] 高健 ， 劉向峰 ， 賴謹(jǐn) ， 戴路紅 ． 基于 VerilogHDL出租車計(jì)費(fèi)系統(tǒng)的研制 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 38 頁 共 52 頁 [J] ． 實(shí)驗(yàn)室研究與探索 ,第 23卷第 10期： 4952． [15] 楊書華，郭新華，林建秋 ． 加密技術(shù)在出租車計(jì)價(jià)傳感器上的應(yīng)用 [J] ． 計(jì)算機(jī)工程與應(yīng)用 ,2020． 7： 193197． [16] Jone Wulenskl .VHDL Digtal System Design[D]，北京：電子工業(yè)出版社，2020 ,10～ 105 . [17]Implementation for Hybrid System[A]。它與傳統(tǒng)的 ASIC 設(shè)計(jì)比較，具有如下優(yōu)點(diǎn)設(shè)計(jì)更復(fù)雜性的產(chǎn)品；對(duì)產(chǎn)品設(shè)計(jì)更快捷性和靈活性； FPGA 的成本不斷下降；隨著半導(dǎo)體制造技術(shù)的進(jìn)步，硅器件的單位面積制造成本迅 速降低；目前已成為設(shè)計(jì)熱門。另外，由于器件資源尚有較大的擴(kuò)展空間，根據(jù)實(shí)際需要，系統(tǒng)可方便地增加所需功能，如：用 FPGA 的輸出引線控制語音芯片，可向乘客發(fā)出問候語、提醒乘客告訴司機(jī)所要到達(dá)的地點(diǎn)、報(bào)出應(yīng)收繳的費(fèi)用等；還可通過 FPGA 的輸出引線控制打印機(jī)打印發(fā)票等。解決了利用微控器如 89C5μ PD78F0034 單片機(jī)設(shè)計(jì)計(jì)費(fèi)器存在營(yíng)運(yùn)過程中系統(tǒng)不很穩(wěn)定，造成死機(jī)現(xiàn)象和計(jì)價(jià)標(biāo)準(zhǔn)修改需重新燒錄芯片，每次調(diào)價(jià)耗費(fèi)大量的人力物力的問題。模塊化定義了單元的重用。面向?qū)ο蟮恼Z言必須包含可封裝性、抽象性、層次化、模塊化及信息機(jī)制。 VHDL的設(shè)計(jì)流程如圖 51所示。 VHDL具有豐富的庫函數(shù)和仿真語句，使門電路級(jí)的功能仿真、檢查變得簡(jiǎn)單，使得設(shè)計(jì)者對(duì)系統(tǒng)設(shè)計(jì)的結(jié)構(gòu)和功能的是否可行做出判斷。這些都符合 IC設(shè)計(jì)的市場(chǎng)需要。 VHDL語言的主要優(yōu)點(diǎn)有： (1)VHDL支持自頂至下以及基于庫的設(shè)計(jì)方法，而且支持異步電路、同步電路、現(xiàn)場(chǎng)可編程門陣列器件 FPGA以及其他隨機(jī)電路的設(shè)計(jì)。 （ 4） 第三方 EDA 工具設(shè)定，包括設(shè)計(jì)輸入與綜合工具、仿真工具、時(shí)序分析工具等，默認(rèn)為 Quartus II 自帶的仿真器、綜合器以及時(shí)序分析器 。 Quartus II 設(shè)計(jì)流程： （ 1） 設(shè)計(jì)輸入：完成期間的硬件描述，包括文本編輯器、塊與符號(hào)編輯器、MegaWizard 插件管理器、約束編輯器和布局編輯器等工具； （ 2） 綜合：包括分析和綜合器以、輔助工具和 RTL查看器等工具； （ 3） 布局連線：將設(shè)計(jì)綜合后的網(wǎng)表文 件映射到實(shí)體器件的過程，包括Fitter 工具、約束編輯器、布局圖編輯器、芯片編輯器和增量布局連線工具； （ 4） 仿真： Quartus II 提供了功能仿真和時(shí)序仿真兩種工具； （ 5） 器件編程與配置：包括四種編程模式，即被動(dòng)串行模式、 JTAG 模式、主動(dòng)串行模式和插座內(nèi)編程模式。所以必須要有一個(gè)瞬間清零的信號(hào)，當(dāng) FPGA 的清零