【正文】 通過設(shè)計此性能可使得計費標(biāo)準(zhǔn)的設(shè)計更加靈活，體現(xiàn)了目前出租車業(yè)發(fā)展的需求，使運價、油價聯(lián)動成為可能。這些都暴露了傳統(tǒng)計 費 器在靈活性和 系統(tǒng) 升級能力上的不足。 出租車 費 價器是一種按照 設(shè) 定的要求進行自動計 費 的裝置， 其 應(yīng)用在出租車上使出租車行業(yè)的收費更加方便 、 規(guī)范 等 。 出租車 費 價器是一種 可以 根據(jù)乘客乘坐 出租車 車行駛距離和等候時間的多少進行計 費 ，并直接顯示車費值的計量 工 具。 自我國加入 WTO 以 來，我國出租車行業(yè) 快速發(fā)展 ，出租車已經(jīng)成為我國城市公共交通的重要組成部分和必備的基礎(chǔ)設(shè)施，成為人們 日常 生活中不可 或 缺 的交通工具。 出租車計價器現(xiàn)狀及發(fā)展趨勢 出租車行業(yè)在我國是在八十年代初興起的，隨著我國經(jīng)濟的高速發(fā)展，出租車已成為我國公共交通的重要組成部分，為人民的日常出行提供了極大的便利。近幾年來，各大城市都在對出租車價格進行調(diào)整， 但是 由于數(shù)量太多，調(diào)價需要很長 一段 時間才能完成，這就會 在 同一時間 內(nèi)出現(xiàn) 幾個價格，司機人工計 費 的情 況 。使用 FPGA 來進行數(shù)字電路的設(shè)計，可以大大節(jié)省設(shè)計時間，減少 PCB 的面積，還可以提高系統(tǒng)的可靠性。本文采用 VHDL硬件描述語言進行編程，在設(shè)計程序時采用自頂向下的方法實現(xiàn)模塊化設(shè)計，降低了設(shè)計的復(fù)雜度，更有利于及時的發(fā)現(xiàn)錯誤。 (2)寄存器傳輸級 (RTL)，又稱結(jié)構(gòu)級。 本 設(shè)計采用 “ Top→down” （自頂向下） 的 設(shè)計方法，設(shè)計步驟如圖 21 所示。 基于 FPGA 的出租車多功能計費系統(tǒng)設(shè)計 第 6 頁 共 52 頁 出租車計費系統(tǒng)的設(shè)計方案 當(dāng)今社會，信息 技術(shù)的發(fā)展速度日新月異，其應(yīng)用已經(jīng)滲透到各個方面各個領(lǐng)域。單片機， FPGA/CPLD以其各自的特點滿足了社會發(fā)展的需要，正從各個層面改變著經(jīng)濟生活，它們已經(jīng)成為電子信息時代的核心動力，不斷推動著信息技術(shù)的成熟和進步。目標(biāo)芯片指的是 PLD器件 (FPGA／ CPLD等 )， FPGA／ CPLD是 EDA技術(shù)的物質(zhì)基礎(chǔ)。 里程計算單元是通過安裝傳感器檢測到的信號，送到單片機，經(jīng)處理計算，送給顯示單元。 中途等待中斷服務(wù)程序 當(dāng)在計數(shù)狀態(tài)下霍爾開關(guān)沒有輸出信號，片內(nèi)的 T1定時器便被啟動，每當(dāng)計時到達 10 分鐘，就對當(dāng)前金額加上中途等待的單價，以后每 10 分鐘都 單 片 機 鍵盤 控制 里程計算單元 串口顯示驅(qū)動電路 總金額顯示 單價 顯示 掉電存儲 基于 FPGA 的出租車多功能計費系統(tǒng)設(shè)計 第 9 頁 共 52 頁 自動加上中途等待的單價。 FPGA 的基本特點主要有： （ 1）采用 FPGA 來設(shè)計 ASIC 電路，不需要投片生產(chǎn)，就可以得到合用的芯片。用戶可以根據(jù)不同的配置模式而采用不同的編程方式，以 基于 FPGA 的出租車多功能計費系統(tǒng)設(shè)計 第 10 頁 共 52 頁 此來達到預(yù) 期的結(jié)果。 通過以上兩種方案的比較，可以看出基于 FPGA 的設(shè)計方案要優(yōu)于基于單片機的設(shè)計方案，基于 FPGA 的設(shè)計方案穩(wěn)定性更強且相對 于單片機的設(shè)計方案來說它更易于將來進行功能的擴展。計時和計程通過選通模塊自動的選擇輸出到自動計費模塊，計時和計程在同一時刻只有一個是處于運行狀態(tài)， 同時 LED 顯示器上將顯示其狀態(tài)。 基于 FPGA 的出租車多功能計費系統(tǒng)設(shè)計 第 13 頁 共 52 頁 車 速 信 號車 速 比 較器計時計程片 選顯 示累 計輸 出車 型 設(shè)定顯示秒 分 時大 于 2 3 小于 6 點預(yù)設(shè)設(shè) 定 選 通 模 塊密碼計 費 模 塊總 額顯示統(tǒng) 計顯 示啟 / 停 信 號過 路 費預(yù) 置 預(yù) 置 圖 31 總體設(shè)計框圖 出租車計費器各模塊的設(shè)計 車型調(diào)整模塊 出租車的車型并不是單一的，每個車型都 有所不同。 P為車速輸入端； SC為輸出端。如圖 36所示。模塊如圖 38 所示。 圖 310 密碼設(shè)定模 設(shè)置模塊 當(dāng)密碼設(shè)置模塊的輸出端 PASSOUT 為 1 時才可以進行參數(shù)的設(shè)置。 圖 313 按鍵自動加速模塊 白天起步費設(shè)定模塊 如圖 314 所示， UP、 DOWN—— 加減鍵； CLK —— 加減的快慢頻率； DS—— 起步費輸出端，給自動計費模塊，初始值設(shè)為 元。 UP、 DOWN—— 加 減鍵； CLK—— 加減的快慢頻率； DS—— 過 10千米后加收 50%費用的每千米價格輸出端給自動計費模塊，它的初始值設(shè)為 3元 /km。每走完一千米就給 CLK 端一個信號，自動計費模塊根據(jù)不同狀態(tài)自動計費一次， SP 是啟動和停止的輸入端，它一方面控制計費的開始和停止，另一方面起到清零作用，且只當(dāng)啟動的瞬間才清零，為了保持屏幕上的數(shù)值， JFOUT 把計算值輸出給總額計算端。如圖 325所示。 圖 327 晶振時鐘電路 時鐘模塊 按鍵 MIN和 H是時鐘調(diào)節(jié)端，分別調(diào)節(jié)分鐘和小時。如圖 330所示，若 MUX21的 sel為低電 平，則通過 IN2輸入秒模塊 60秒后發(fā)送一個高電平信號 CO進行分鐘的自動計數(shù)；若 sel端為高電平，則通過 IN1進行分鐘的設(shè)置；。所以必須要有一個瞬間清零 的信號，當(dāng) FPGA 的清零 I/O 端口為“ 1”時就自動清零。使用電容的充放電功能來實現(xiàn)，按鍵斷開時清零輸出端為接地，按鍵閉合時電容充電清零輸出端為高電平，充完電后清零輸出端又為低電平，當(dāng)按鍵斷開后，通過一個 2k 歐姆的電阻放電，為下次充電做好準(zhǔn)備。 （ 5） 最后一步系統(tǒng)將整體工程的各項參數(shù)和設(shè)置總結(jié)并顯示出來，這時即可完成工程的創(chuàng)建 。 VHDL支持系統(tǒng)級描述，這是它優(yōu)于其他語言最重要的方面之一。 基于 FPGA 的出租車多功能計費系統(tǒng)設(shè)計 第 34 頁 共 52 頁 圖 51 VHDL設(shè)計流程圖 VHDL的系統(tǒng)級描述由于沒有設(shè)計概念上的抽象性，可提高設(shè)計者在較高的設(shè)計層次上來描述模型的能力，能更好的幫助設(shè)計者實現(xiàn)更復(fù)雜得設(shè)計、更大規(guī)模的元器件的重用。 本設(shè)計采用 VHDL 語言來編程，用 Quartus II軟件平臺上進行系統(tǒng)的設(shè)計，實現(xiàn)了計費器的計價標(biāo)準(zhǔn)靈活設(shè)定、按不同計價標(biāo)準(zhǔn)自動計費、統(tǒng)計、密碼保護等功能。由于采用了 FPGA 大規(guī)?？删幊踢壿嬈骷麢C功耗小、抗干擾能力強、系統(tǒng)穩(wěn)定、工作可靠、升級方便。2020 International Symposium on Computer,Communication, Control and Automation Proceedings(Volume 2)[C]。 ENTITY chl IS PORT(an,pw: IN STD_LOGIC。cg=0000。 case d is when000=cs=0101。set=10110010000。END IF。 time : IN std_logic_vector(2 down to 0)。 when 010=p=001111000。 clk_PROCESS:process(clk,clr) BEGIN IF clr=39。ac=39。139。 計程模塊 LIBRARY ieee。 ARCHITECTURE a OF jc IS signal q : STD_LOGIC_vector(10 down to 0)。cc=39。 END a。 ARCHITECTURE a OF dstart IS signal t: std_logic。139。 基于 FPGA 的出租車多功能計費系統(tǒng)設(shè)計 第 44 頁 共 52 頁 ELSIF (up=39。 END IF。 up,down : IN STD_LOGIC。039。) THEN if ds=999 then ds=ds。 else ds=ds1。 USE 。 END IF。039。 ELSIF (up=39。 BEGIN PROCESS (clk) BEGIN IF (clk39。 白天每公里費用設(shè)定模塊 library ieee。) THEN if ds=0 then ds=ds。039。) THEN IF t=39。 ENTITY dstart IS PORT(clk : IN STD_LOGIC。039。 ELSIF (clk39。 clk : IN STD_LOGIC。 end if。039。 ELSIF (clk39。 when 110=p=101101000。 signal p : STD_LOGIC_vector(8 down to 0)。 USE 。 when others=cs=0101。cg=0010。139。 ARCHITECTURE a OF chl IS signal d: std_logic_vector(2 down to 0)。在此，我衷心的感謝劉橋老師。 FPGA 器件具有如此多的優(yōu)點，用它來實現(xiàn)出租車計費系統(tǒng)可以省去很多外圍電路，穩(wěn)定，簡單有效，可以設(shè)計出更多強大的功能，提高產(chǎn)品競爭力。 本文設(shè)計的出租車計費器具備了計價標(biāo)準(zhǔn)設(shè)定靈活、按不同計價標(biāo)準(zhǔn)自動計費、統(tǒng)計功能、密碼保護等功能?？煞庋b性是指數(shù)據(jù)和代碼兩者必須保存在同一單元中，封裝性可以選擇性的隱藏 某些信息，使得這些信息對外界不可取的。 (5)VHDL作為一種 IEEE的工業(yè)標(biāo)準(zhǔn)，使得其設(shè)計成果可以重復(fù)利用和交流。 VHDL具有比其他硬件描述語言更強大的行為描述能力，抽象的行為描述風(fēng)格避免了具體的器件結(jié)構(gòu)，使設(shè)計者可以從邏輯行為上描述和設(shè)計電子系統(tǒng)。 使用 New Project Wizard 新建一個工程的過程： （ 1） 制定工程的文件存放目錄、工程名以及最頂層的設(shè)計實體名，在默認(rèn)情況下，工程名與最頂層的設(shè)計實體名是相同的。再次按下鍵后，開關(guān)換到另外的兩路，空車指示燈亮起。 基于 FPGA 的出租車多功能計費系統(tǒng)設(shè)計 第 30 頁 共 52 頁 4 外圍電路設(shè)計 電源電路 電源采用的是比較流行的開關(guān)電源， ACDC開關(guān)電源，輸入 115VAC到 230VAC， 輸出 +5V（ 4A）。時鐘輸出端有辨別白天還是深夜的作用。如圖 326所示。 CLR—— 清零端； CLK—— 時鐘輸入端； A、 S—— 加減鍵； QL—— 輸出端。 基于 FPGA 的出租車多功能計費系統(tǒng)設(shè)計 第 24 頁 共 52 頁 圖 320 計時時間設(shè)定模塊 白天和深夜辨別模 塊 S和 G分別為時鐘的十位和個位輸入端，當(dāng)時間處于 23： 00到凌晨 6： 00之間的時輸出為 1，其他時間則為 0，送到自動計費模塊。 UP、 DOWN—— 加減鍵；若 DOWN有效電平則進行減設(shè)定，每來一個減信號 CLK就減； DS—— 起步費輸出端給自動計費模塊，它的初始值設(shè)為 7元。如表 33 所示， A為加鍵， S為減鍵，當(dāng) sel為 000 時把 A給 A0、 S給 S0，當(dāng) sel 為 00 時把 A給A S給 S1，以此類推， sel 為 111 則把 A 給 A S 給 S7。SMUX 是設(shè)定選通模塊用于選通加減鍵給需要設(shè)定的模塊（ A為加， S為減）。為了使計費停止后還可保持顯示，讓乘客和司機都能清楚地看到所有得計費信息，需要設(shè)置一個清零端，使其通過下次按下計費啟動鍵的瞬間實現(xiàn)清零。 基于 FPGA 的出租車多功能計費系統(tǒng)設(shè)計 第 15 頁 共 52 頁 圖 34 計時模塊 計程模塊 計程模塊用于計算出租車行駛的路程，計程模塊如圖 35 所示。此項數(shù)值的設(shè)定需要輸入正確的密碼，并在 LED 上顯示設(shè)定的情 況。當(dāng)按下計費啟動鍵后，利用電容的瞬間充電過程來把上一次的計費數(shù)值清零，然后開始自動 計費；當(dāng)按下計費停止鍵之后，計費終止，總額計算模塊記錄車費并通過 LED 顯示。 總體框架設(shè)計 出租車計費系統(tǒng)流程介紹：由車型調(diào)整模塊、計時模塊、計程模塊、計費標(biāo)準(zhǔn)設(shè)定模塊、統(tǒng)計模塊、時鐘模塊、自動計費模塊、 LED 顯示模塊等模塊組成，整個系統(tǒng)采用模塊化設(shè)計，首先用 VHDL 編寫各功能模塊，然后用頂層原理圖將各功能 模塊連接起來組成多功能計費系統(tǒng)。同一片 FPGA，不同的編程數(shù)據(jù)，就可產(chǎn)生不同的功能。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗