【正文】 ELSE ds=ds。 t=39。 END PROCESS。139。 USE 。139。bc=39。 then q=000000000。 END js。cg=0110。 ELSIF (an39。具體的來(lái)說(shuō)，這次畢業(yè)設(shè)計(jì)系統(tǒng)地加強(qiáng)了我對(duì)集成電路、單片機(jī)和 FPGA技術(shù)的掌握程度，培養(yǎng)了我主動(dòng)發(fā)現(xiàn)問(wèn)題、分析并解決問(wèn)題的能力，通過(guò)畢業(yè)論文的訓(xùn)練，使我具備科研論文寫(xiě)作的基本功，為畢業(yè)以后從事電子信息工程方面的工作或進(jìn)一步深造打下良好的基礎(chǔ)。使用 FPGA 芯片、 VHDL 語(yǔ)言、 Quartus Ⅱ 軟 件，實(shí)現(xiàn)了軟件和硬件的設(shè)計(jì)。 (4)VHDL具有子程序調(diào)用和描述語(yǔ)句等功能，對(duì)己經(jīng)完成的源程序，可以通過(guò)修改函數(shù)和類屬參數(shù)表的方法來(lái)改變?cè)O(shè)計(jì)的結(jié)構(gòu)和規(guī)模。 圖 42 自動(dòng)清零電路 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 32 頁(yè) 共 52 頁(yè) 5 軟件設(shè)計(jì) Quartus II 簡(jiǎn)介 Quartus 是 Altera 公司推出的 CPLD/FPGA 開(kāi)發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性 。如圖 331所示，若 sel為低電平，則進(jìn)行小時(shí)的自動(dòng)計(jì)數(shù)；若 sel為高電平，則通過(guò) IN1進(jìn)行小時(shí)的設(shè)置。 圖 325 統(tǒng)計(jì)模塊 分頻模塊 分頻模塊為該系統(tǒng)的各個(gè)模塊提供精確的時(shí)鐘頻率。所以預(yù)設(shè)值為 6分鐘，可在 0到 7分鐘內(nèi)每次加減 1分鐘來(lái)進(jìn)行設(shè)定。 PW—— 密碼輸入端，當(dāng)其為 1 時(shí)才可以進(jìn)行選擇操作； AN —— 按鍵輸入端； SET —— 輸出端，從 000 到 111給選通模塊分別代表不同設(shè)置選項(xiàng)。 圖 36 計(jì)程計(jì)時(shí)選通模塊模塊 計(jì)程計(jì)時(shí)顯示輸出模塊 LED 顯示屏上可以顯示 0到 99 分鐘的時(shí)間和 0 到 999 公里的路程。車輪的直徑與每公里所轉(zhuǎn)圈數(shù)如表 32 所示。 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 11 頁(yè) 共 52 頁(yè) 3 硬件設(shè)計(jì) 總體設(shè)計(jì)方案 計(jì)費(fèi)標(biāo)準(zhǔn) 由于各地出租車計(jì)費(fèi)情況的不同，本設(shè)計(jì)主要以以下出租車計(jì)費(fèi)情況作為參考依據(jù)。 （ 3） FPGA 內(nèi)部有著豐富的 I／ O 引腳和觸發(fā)器。 出租車計(jì)費(fèi)器的原理框圖如下圖所示： 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 8 頁(yè) 共 52 頁(yè) 圖 21 基于單片機(jī)的原理框圖 程序設(shè)計(jì)模塊 主程序模塊 在此模塊中，需要完成對(duì)各個(gè)接口芯片的初始化，出租車起價(jià)和單價(jià)的設(shè)定，中斷向量的設(shè)計(jì)以及開(kāi)關(guān)中斷，循環(huán)等 待等系列工作。設(shè)計(jì)大多是：通過(guò)軟件編程，仿真，調(diào)試，滿足要求后再將程序用編程器燒錄到單片機(jī)的芯 片上。 在自頂向下的設(shè)計(jì) 思路 中，行為設(shè)計(jì)確定 了 該系統(tǒng)或 VLSI芯片的性能 、 功能 以 及允許的芯片面積和成本等。 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 4 頁(yè) 共 52 頁(yè) 2 方案的比較及確定 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法 一般說(shuō)來(lái)，數(shù)字系統(tǒng)的設(shè)計(jì)有兩種思路：自底向上及自頂向下?，F(xiàn)在計(jì) 費(fèi) 器大多數(shù) 基于 單片機(jī)為平臺(tái)的，但是單片機(jī) 的 程序不 是 通用的，不同的芯片有 著 不同的指令集，因 而 設(shè)計(jì)研發(fā)比較 艱巨 。計(jì) 費(fèi) 器是經(jīng)營(yíng)者和消費(fèi)者之間用于公平 交 易結(jié)算的 器 具，因而計(jì) 費(fèi) 器計(jì) 費(fèi)是否 準(zhǔn)確，直接關(guān)系到經(jīng)營(yíng)者和消費(fèi)者 雙方 的經(jīng)濟(jì)利益。 基于我國(guó)各方面 的 國(guó)情及未來(lái)的發(fā)展趨勢(shì) ，計(jì) 費(fèi) 器的市場(chǎng) 具有很大的 潛力， 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 2 頁(yè) 共 52 頁(yè) 通過(guò) FPGA 設(shè)計(jì)出各種出租車的計(jì) 費(fèi) 需求的系統(tǒng)是十分有必要的，而且這個(gè)課題還能 很好的 解決傳統(tǒng)計(jì) 費(fèi) 器系統(tǒng)上的一些 缺點(diǎn) ，以實(shí)現(xiàn)更好的計(jì) 費(fèi) 功能。利用 FPGA 來(lái)實(shí)現(xiàn)出租車計(jì)費(fèi)器的設(shè)計(jì)，可行性高，而且電路比較簡(jiǎn)單，大大減少了外圍元器件，可以利用相關(guān)的軟件完成仿真，靈活度很高，可以設(shè)計(jì)一些比較復(fù)雜 的系統(tǒng)，而且編好的系統(tǒng)可以在不同的 FPGA 或 CPLD 芯片上通用。 用自頂向下的思路進(jìn)行數(shù)字電路設(shè)計(jì)包括以下幾個(gè)主要的抽象層次： (1)電路級(jí)，表示電路設(shè)計(jì)可轉(zhuǎn)入制造。版圖設(shè)計(jì)將電路圖轉(zhuǎn)換成版圖，如果采用可編程器件就可以在可編程器件的開(kāi)發(fā)工具時(shí)進(jìn)行編程制片。設(shè)計(jì)者只需用 VHDL語(yǔ)言來(lái)進(jìn)行系統(tǒng)功能的描述，借助 EDA工具就能得到設(shè)計(jì)的結(jié)果，將編譯后的代碼下載到目標(biāo)芯片后就可在硬件上實(shí)現(xiàn)。在該程序中，需要完成當(dāng)前行駛里程數(shù)和總額的累加操作，并將結(jié)果存入里程和總額寄存器中。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需對(duì)片內(nèi) RAM 進(jìn)行編程。這可通過(guò)車型調(diào)整模塊在輸入正確密碼的條件下設(shè)置參數(shù)，對(duì)出租車的型號(hào)做出選擇，以此來(lái)實(shí)現(xiàn)對(duì)不同車型的車進(jìn)行調(diào)整，可通過(guò) LED 顯示器顯示來(lái)參數(shù)設(shè)置的情況。車速比較模塊如圖 33所示。 圖 37 計(jì)程計(jì)時(shí)顯示輸出模塊 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 17 頁(yè) 共 52 頁(yè) 譯碼顯示模塊 采用共陰極七段數(shù)碼管，依據(jù)十進(jìn)制數(shù)和七段顯示段碼表的相應(yīng)關(guān)系，用 VHDL 的 case 語(yǔ)句即可實(shí)現(xiàn)它們的譯碼。 CLK 輸出自動(dòng)變化的頻率給加減模塊， K 是累積端，累積 5 秒后不再發(fā)生變化，通過(guò) XOR 端，當(dāng)加鍵或減鍵停止后則自動(dòng)使 K 累積的值清零，這樣下次按下加鍵時(shí)就又從 1Hz 開(kāi)始加。如圖 322所示， D、 N 是白天和深夜的判別信號(hào)， D D D3 、 N N N3 分別代表白天起步費(fèi)、單位千米費(fèi)、 10 千米后的單位 公里費(fèi)、深夜起步費(fèi)、單位千米費(fèi)、 10 千米后的單位公里費(fèi)。既可減少了外圍電路，又使得輸出頻率更加精確，更重要的是無(wú)需放大電路，因其直接可以輸出 5V電壓的頻率。 VHDL 語(yǔ)言的特殊性，不能在一個(gè)結(jié)構(gòu)中給一個(gè)變量同時(shí)用兩個(gè)不同的動(dòng)作使其賦值。 （ 4） 第三方 EDA 工具設(shè)定，包括設(shè)計(jì)輸入與綜合工具、仿真工具、時(shí)序分析工具等，默認(rèn)為 Quartus II 自帶的仿真器、綜合器以及時(shí)序分析器 。 VHDL的設(shè)計(jì)流程如圖 51所示。另外，由于器件資源尚有較大的擴(kuò)展空間，根據(jù)實(shí)際需要，系統(tǒng)可方便地增加所需功能，如：用 FPGA 的輸出引線控制語(yǔ)音芯片，可向乘客發(fā)出問(wèn)候語(yǔ)、提醒乘客告訴司機(jī)所要到達(dá)的地點(diǎn)、報(bào)出應(yīng)收繳的費(fèi)用等；還可通過(guò) FPGA 的輸出引線控制打印機(jī)打印發(fā)票等。 USE 。 end if。 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 41 頁(yè) 共 52 頁(yè) end case。 when 001=p=000111100。) THEN if q=p then q=000000000。 END a。) THEN if q=d then q=00000000000。 END dstart。 end if。 ENTITY dmk IS PORT(clk : IN STD_LOGIC。039。 白天過(guò) 10 公里后加收費(fèi)設(shè)定模塊 library ieee。 and down=39。EVENT AND clk = 39。 else ds=ds1。039。 end if。clr : IN STD_LOGIC。 end if。 when others =p=110100100。 USE 。set=11000010010。 BEGIN PROCESS (pw,an) BEGIN if pw=39。未來(lái)基于 FPGA 平臺(tái)的出租車計(jì)費(fèi)器會(huì)有更低的成本、更小的體積、更安全、更精確和更多功能。抽象性意味著一個(gè)對(duì)象的特性可在類描述中文檔化。目前通用的 VHDL綜合器和 EDA工具大部分都可實(shí)現(xiàn)行為描述到 RTL描述的轉(zhuǎn)換。 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 31 頁(yè) 共 52 頁(yè) 圖 41 啟 /停按鍵電路 自動(dòng)清零部分 由于顯示部分的特殊要求，即計(jì)費(fèi)停止后屏幕上仍然要保持計(jì)費(fèi)的所有信息，只有當(dāng)下次計(jì)費(fèi)啟動(dòng)時(shí)才清零從新開(kāi)始計(jì)費(fèi)。在圖328中， SECOND為秒模塊，每 60秒給一個(gè)高電平到分鐘選擇模塊；前一個(gè) MUX21為分鐘調(diào)節(jié)端，若 sel為高電平，則進(jìn)行分鐘的設(shè)置，若 sel為低電平，則進(jìn)行分鐘自動(dòng)進(jìn)行計(jì)數(shù)； MINTUE為分鐘模塊， QH， QL為分鐘輸出端送 LED中顯示，每 60 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 28 頁(yè) 共 52 頁(yè) 分鐘給一個(gè)高電平到小時(shí)選擇模塊；后一個(gè) MUX21為小時(shí)調(diào)節(jié)端，若 sel為高電平，則進(jìn)行 小時(shí)的設(shè)置，若 sel為低電平，則進(jìn)行小時(shí)自動(dòng)進(jìn)行計(jì)數(shù)； HOUR為小時(shí)模塊， QH， QL為小時(shí)輸出端送 LED中顯示。 圖 323 過(guò)路費(fèi)或電調(diào)費(fèi)模塊自動(dòng)計(jì)費(fèi)模塊 總額計(jì)算模塊 如圖 324所示。 圖 317 深夜起步費(fèi)用設(shè)定模塊 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 23 頁(yè) 共 52 頁(yè) 深夜每公里費(fèi)用設(shè)定模塊 如圖 318所示。 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 18 頁(yè) 共 52 頁(yè) 圖 39 計(jì)費(fèi)模塊 密碼設(shè)定模塊 為了防止隨意改動(dòng)計(jì)費(fèi)標(biāo)準(zhǔn)的參數(shù)設(shè)定，設(shè)置了一個(gè)密碼保護(hù)模塊。出租車每行駛 1km 輸出端 CC就發(fā)出一個(gè)上升沿信號(hào)給計(jì)程計(jì)時(shí)選通模塊；輸入端 D為車輪大小的設(shè)定值，根據(jù)車輪直徑的大小，每轉(zhuǎn)一圈行進(jìn)的路程也不一樣，因此每公里計(jì)的 CLK 次數(shù)也會(huì)不同，車輪越大計(jì)的 CLK 數(shù)越少 CLR 是清零端，每次計(jì)費(fèi)結(jié)束后都會(huì)自動(dòng)清零，以此保證下次計(jì)費(fèi)的準(zhǔn)確性。同時(shí)統(tǒng)計(jì)模塊自動(dòng)執(zhí)行并保存此次記錄。因此， FPGA 的使用很靈活多變。 FPGA 是英文 Field Programmable Gate Array 的縮寫(xiě)，譯成中文為現(xiàn)場(chǎng)可編程門陣列，它是在 GAL、 PAL、 EPLD等可編程元器件的基礎(chǔ)上逐步發(fā)展的產(chǎn)物。 EDA 具有高可靠性正好克服了這一缺點(diǎn)。 近些年來(lái)， FPGA/CPLD器件的不斷成熟，尤其是 FPGA/CPLD向深亞微米領(lǐng)域的發(fā)展，使得 FPGA/CPLD器件得到了廣泛應(yīng)用，以 FPGA/CPLD為物質(zhì)基礎(chǔ)的 EDA技術(shù)誕生了。硬件總體設(shè)計(jì)的實(shí)現(xiàn)已經(jīng)基本確定，門級(jí)設(shè)計(jì)網(wǎng)表與芯片制造商的工藝庫(kù)直接相關(guān)聯(lián)，電路設(shè)計(jì)時(shí)，所有的工藝器件都 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 5 頁(yè) 共 52 頁(yè) 要確定。 第三章介紹了基于 FPGA出租車計(jì)費(fèi)器的硬件設(shè)計(jì)。另一方面，由于油價(jià)的不斷 提升 ， 造成 出租車還面臨調(diào)價(jià)或調(diào)整計(jì) 費(fèi) 方式等問(wèn)題。 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)設(shè)計(jì) 第 1 頁(yè) 共 52 頁(yè) 1 緒論 課題背景及目的 近些年來(lái)， 隨著我國(guó)經(jīng)濟(jì)的迅速發(fā)展，人們生活水平的顯著提高，城市交通的日趨完善， 出租車逐漸成為人們?nèi)粘Ｉ畈豢扇鄙俚慕煌üぞ摺６也煌瑖?guó)家和地區(qū)的計(jì) 費(fèi) 方式也 存在差異，有些地區(qū) 還 有夜間收費(fèi) 和 郊區(qū)收費(fèi)等，而有些地區(qū)則無(wú) 這類 收費(fèi)；即使 是在 同一地區(qū)，不同車型的出租車，其計(jì) 費(fèi) 方式也有 所 差別；由于個(gè)別地區(qū)對(duì)計(jì) 費(fèi) 器有特殊 的 要求，有時(shí)必須修改軟件 系統(tǒng) ；另外，計(jì) 費(fèi) 器還面臨 著 軟件升級(jí) 的 問(wèn)題；因 此 ，所設(shè)計(jì)的計(jì) 費(fèi) 器應(yīng)能很方便地重新 進(jìn)行 編程。 第二章先介紹了現(xiàn)代數(shù)字電路的設(shè)計(jì)方法，然后再 簡(jiǎn)略介紹并分析了基于單片機(jī)的的設(shè)計(jì)思路以及存在的不足，并綜述了基于 FPGA的設(shè)計(jì)方案，通過(guò)兩種方案的對(duì)比，最終確定了用 FPGA來(lái)實(shí)現(xiàn)出租車多功能計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)。 (3)邏輯門級(jí)。后來(lái)，使用單片機(jī)設(shè)計(jì)系統(tǒng)，其克服了純 SSI數(shù)字電路系統(tǒng)許多不能解決的難題，是一個(gè)具有里程碑意義的發(fā)展及飛躍。而 MCU 和 DSP芯片在某些條件下，尤其是強(qiáng)電磁干擾的情況下，很可能會(huì)出現(xiàn)不正常的工作流程，例如出現(xiàn) PC 跑飛的現(xiàn)象等。 基于 FPGA 的出租車計(jì)費(fèi)器的設(shè)計(jì)方案 基于 FPGA 的出租車多功能計(jì)費(fèi)系統(tǒng)由 Altera 公司的 FLEX 系列芯片EPFlOKlOQC2083 及一些外部控制電路組成，采用 VHDL 語(yǔ)言來(lái)編程，并使用Q