【導(dǎo)讀】基于FPGA技術(shù)的出租車計(jì)費(fèi)器設(shè)計(jì)?？傆?jì)畢業(yè)設(shè)計(jì)（論文）28頁

　　

【正文】 axi。 architecture behav of taxi is signal f_10,f_16,f_1:std_logic。 頻率為 10Hz， 16Hz， 1Hz 的信號(hào) signal q_10:integer range 0 to 23。 24 分頻器 signal q_16:integer range 0 to 14。 15 分頻器 signal q_1:integer range 0 to 239。 240 分頻器 signal w:integer range 0 to 59。 秒計(jì)數(shù)器 signal c3,c2,c1,c0:std_logic_vector(3 downto 0)。 十進(jìn)費(fèi)用計(jì)數(shù)器 signal k1,k0:std_logic_vector(3 downto 0)。 公里計(jì)數(shù)器 signal m1:std_logic_vector(2 downto 0)。 分的十位計(jì)數(shù)器 signal m0:std_logic_vector(3 downto 0)。 分的個(gè)位計(jì)數(shù)器 signal en1,en0,f:std_logic。 使能信號(hào) begin 附錄 24 feipin:process(clk_240,start) begin if clk_24039。event and clk_240=39。139。 then if start=39。039。 then q_10=0。q_16=0。f_10=39。039。f_16=39。039。f_1=39。039。f=39。039。 else if q_10=23 then q_10=0。f_10=39。139。 此 IF語句得到頻率為 10Hz的信號(hào) else q_10=q_10+1。f_10=39。039。 end if。 if q_16=14 then q_16=0。f_16=39。139。 此 IF語句得到頻率為 16Hz的信號(hào) else q_16=q_16+1。f_16=39。039。 end if。 if q_1=239 then q_1=0。f_1=39。139。 此 IF 語句得到頻率為 1Hz 的信號(hào) else q_1=q_1+1。f_1=39。039。 end if。 if en1=39。139。 then f=f_10。 此 IF 語句得到計(jì)費(fèi)脈沖 f elsif en0=39。139。 then f=f_16。 else f=39。039。 end if。 end if。 end if。 end process。 main:process(f_1) begin if f_139。event and f_1=39。139。 then if start=39。039。 then w=0。en1=39。039。en0=39。039。m1=000。m0=0000。k1=0000。k0=0000。 elsif stop=39。139。 then if w=59 then w=0。 此 IF 語句完成等待計(jì)時(shí) if m0=1001 then m0=0000。 此 IF語句完成 分計(jì)數(shù) 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 25 if m1=101 then m1=000。 else m1=m1+1。 end if。 else m0=m0+1。 end if。 if m1amp。m00000010then en1=39。139。 此 IF 語句得到 en1使能信號(hào) else en1=39。039。 end if。 else w=w+1。en1=39。039。 end if。 elsif fin=39。139。 then if k0=1001 then k0=0000。 此 IF 語句完成公里脈沖計(jì)數(shù) if k1=1001 then k1=0000。 else k1=k1+1。 end if。 else k0=k0+1。 end if。 if k1amp。k000000010 then en0=39。139。 此 IF語句得到 en0使能信號(hào) else en0=39。039。 end if。 else en1=39。039。en0=39。039。 end if。 cha3=c3。cha2=c2。cha1=c1。cha0=c0。 費(fèi)用數(shù)據(jù)輸出 km1=k1。km0=k0。min1=39。039。amp。m1。min0=m0。 公里數(shù)據(jù)、分鐘數(shù)據(jù)輸出 end if 。 end process main。 jifei:process(f,start) begin if start=39。039。 then c3=0000。c2=0000。c1=1000。c0=0000。 elsif f39。event and f=39。139。 then if c0=1001 then c0=0000。 此 IF 語句完成對(duì)費(fèi)用的計(jì)數(shù) 附錄 26 if c1=1001 then c1=0000。 if c2=1001 then c2=0000。 if c3=1001 then c3=0000。 else c3=c3+1。 end if。 else c2=c2+1。 end if。 else c1=c1+1。 end if。 else c0=c0+1。 end if。 end if。 end process jifei。 end behav。 附二： 掃描顯示電路 模 8 計(jì)數(shù)器 se 的 VHDL 源程序 LIBRARY IEEE。 USE 。 USE 。 ENTITY se IS port(clk:in std_logic。 a:out std_logic_vector(2 downto 0))。 END se。 ARCHITECTURE rt1 of se IS begin process(clk) variable b:std_logic_vector(2 downto 0)。 begin if(clk39。event and clk=39。139。)then if(b=111)then 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 27 b:=000。 else b:=b+1。 end if。 end if。 a=b。 end process。 end rt1。 8 選 1選擇器 mux8_1 的 VHDL 源程序 LIBRARY IEEE。 USE 。 ENTITY mux8_1 IS port(c:in std_logic_vector(2 downto 0)。 dp:out std_logic。 a1,a2,a3,a4,b1,b2,t1,t2:in std_logic_vector(3 downto 0)。 d:out std_logic_vector(3 downto 0))。 end mux8_1。 architecture rt1 of mux8_1 is begin process(c,a1,a2,a3,a4,b1,b2,t1,t2) variable b:std_logic_vector(2 downto 0)。 begin b:=c。 case b is when000=d=a1。 dp=39。039。 when001=d=a2。 dp=39。039。 when010=d=a3。 dp=39。139。 when011=d=a4。 dp=39。039。 when100=d=b1。 dp=39。039。 when101=d=b2。 dp=39。039。 when110=d=t1。 dp=39。039。 when111=d=t2。 dp=39。039。 附錄 28 when others=null。 end case。 end process。 end rt1。 七段數(shù)碼顯示譯碼器 di_LED 的 VHDL 源程序 LIBRARY IEEE。 USE 。 USE 。 ENTITY di_LED IS port(d:in std_logic_vector(3 downto 0)。 q:out std_logic_vector(6 downto 0))。 end di_LED。 architecture rt1 of di_LED is begin process(d) begin case d is when0000=q=0111111。gfedcba when0001=q=0000110。 when0010=q=1011011。 when0011=q=1001111。 when0100=q=1100110。 when0101=q=1101101。 when0110=q=1111101。 when0111=q=0100111。 when1000=q=1111111。 when others=q=1101111。 end case。 end process。 end rt1。