【正文】 到做論文是要真真正正用心去做的一件事情，是真正的自己學(xué)習(xí)的過程和研究的過程，沒有學(xué)習(xí)就不可能有研第四章 結(jié)論與展望 20 究的能力，沒有自己的研究，就不會(huì)有所突破，那也就不叫論文了。很慶幸這些年來我遇到了許多恩師益友，無論在學(xué)習(xí)上、生活上還是工作上都給予了我無私的幫助和熱心的照顧，讓我在諸多方面都有所成長。 計(jì)價(jià)使能信號(hào) stop:in std_logic。 24 分頻器 signal q_16:integer range 0 to 14。 使能信號(hào) begin 附錄 24 feipin:process(clk_240,start) begin if clk_24039。039。f_10=39。139。 此 IF 語句得到頻率為 1Hz 的信號(hào) else q_1=q_1+1。139。 main:process(f_1) begin if f_139。en0=39。 then if w=59 then w=0。m00000010then en1=39。 end if。 end if。039。 費(fèi)用數(shù)據(jù)輸出 km1=k1。 end process main。event and f=39。 else c2=c2+1。 end behav。 begin if(clk39。 end process。 end mux8_1。039。 dp=39。 when111=d=t2。 USE 。 when0011=q=1001111。 end process。 when others=q=1101111。gfedcba when0001=q=0000110。 end rt1。 dp=39。039。 when001=d=a2。 a1,a2,a3,a4,b1,b2,t1,t2:in std_logic_vector(3 downto 0)。 end if。 END se。 end if。 else c3=c3+1。c0=0000。min0=m0。cha1=c1。 end if。 end if。en1=39。 end if。 elsif stop=39。en1=39。 end if。 then f=f_10。f_1=39。 if q_16=14 then q_16=0。039。q_16=0。 分的十位計(jì)數(shù)器 signal m0:std_logic_vector(3 downto 0)。 architecture behav of taxi is signal f_10,f_16,f_1:std_logic。 ENTITY taxi is port ( clk_240 :in std_logic。 四年的讀書生活在這個(gè)季節(jié)即將劃上一個(gè)句號(hào)，而于我的人生卻只是一個(gè)逗號(hào)，我將面對(duì)又一次征程的開始。當(dāng)看著自己的程序，自己成天相伴的系統(tǒng)能夠健康的運(yùn)行，真是莫大的幸福和欣慰?；?Flash 的FPGA 可以提供加密、低功耗、上電工作、可重復(fù)編程的方案。正確編譯后仿真輸出波形和元件符號(hào)如圖 和圖 所示。 掃描顯示電路 該模塊包含 8 選 1 選擇器，模 8 計(jì)數(shù)器，七段數(shù)碼顯示譯碼器三個(gè)子模塊，源程序見附二， 仿真輸出如下： 1. 模 8計(jì)數(shù)器 se 源程序中輸入信號(hào) clk為系統(tǒng)輸入的 240HZ基準(zhǔn)時(shí)鐘，輸出 a為 3位二進(jìn)制編碼，其仿真輸出波形如圖 ，元件符號(hào)如圖 。 車租車計(jì)費(fèi)器的層次化設(shè)計(jì)方案 出租車計(jì)費(fèi)器的主題 FPGA 電路 taxi 模塊的 VHDL 設(shè)計(jì)。 FPGA 圖 出租車計(jì)費(fèi)器系統(tǒng)機(jī)構(gòu)圖 單元模塊描述 分頻模塊 分頻模塊對(duì)頻率為 240hz的輸入脈沖進(jìn)行分頻，得到的頻率為 16hz、 10hz、1hz三種。 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 11 第三章 出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)說明 系統(tǒng)總體結(jié)構(gòu) 設(shè)計(jì)一個(gè)滿足日常生活所需功能的出租車計(jì)價(jià)器。然后根據(jù)設(shè)定的參數(shù)和策略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報(bào)告文件、延時(shí)信息文件及編程文件，供分析仿真和編程使用。 與結(jié)構(gòu)無關(guān) Max+plusⅡ系統(tǒng)的核心 Complier支持 Altera公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000和 Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 對(duì)于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。 在傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計(jì)的。 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 7 MAX+PLUS II MAX+PLUS II 開發(fā)工具是 Altera 公司自行設(shè)計(jì)的一種 CEA 軟件工具。通常 VHDL 文件保存為 .vhd 文件。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 ? Antifuse 單一時(shí)間可編程化。 典型的 FPGA 通常包含三類基本資源：可編程邏輯功能塊、可編程輸入 /輸出塊和可編程互連資源?；?Flash 的 FPGA 可以提第二章 概述 4 供加密、低功耗、上電工作、可重復(fù)編程的方案?？尚行院芨?，而且電路簡單，大大減少外圍器件，可以用軟 件完全仿真，靈活度高，可以設(shè)計(jì)一些復(fù)雜的系統(tǒng)，而且編好的系統(tǒng)可以在不同的 FPGA 或 CPLD芯片上通用。 傳統(tǒng)計(jì)費(fèi)器的不足可以體現(xiàn)在以下幾點(diǎn)： 1．產(chǎn)品更新周期長 傳統(tǒng)計(jì)費(fèi)器利用 MCU 如 89C51 單片機(jī)實(shí)現(xiàn)汽車計(jì)費(fèi)器的設(shè)計(jì)，大部分的功能可以用單片機(jī)來實(shí)現(xiàn)。FPGA 是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，未來必定會(huì)取代部分落伍的數(shù)字器件。但是單片機(jī)程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計(jì)研發(fā)比較困難，周期長。本設(shè)計(jì)不僅實(shí)現(xiàn)了出租車計(jì)費(fèi)器所需的一些基本功能，同時(shí)考慮到出租車行業(yè)的一些特殊性，更注重了把一些新的思路加入到設(shè)計(jì)中。 FPGA。例如：油價(jià)的波動(dòng)、季節(jié)天氣的變化，時(shí)時(shí)刻刻對(duì)其產(chǎn)生著影響，其價(jià)格也會(huì)隨之波動(dòng)。如圖 ： 圖 傳統(tǒng) LED 顯示的計(jì)費(fèi)器 傳統(tǒng)的出租車計(jì)費(fèi)器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習(xí)慣上都具有一些優(yōu)勢，但是隨著出租車價(jià)格市場化，許多因素主導(dǎo)著出租車行業(yè)的成本。 2．計(jì)價(jià)方式的不靈活 每次計(jì)價(jià)標(biāo)準(zhǔn)的修改都需要將芯片從新燒錄，使得每次調(diào)價(jià)都需要耗費(fèi)大量南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 3 的人力物力，很難達(dá)到目前油價(jià)聯(lián)動(dòng)的需求。 通過設(shè)計(jì)此功能模塊可以使得計(jì)價(jià)標(biāo)準(zhǔn)設(shè)計(jì)更加靈活，體現(xiàn)目前出租車行業(yè)發(fā)展的需要，使運(yùn)價(jià)、油價(jià)聯(lián)動(dòng)成為可能。邏輯容量從容量從 1 萬 5 千到 11 萬 5 千個(gè)LUTs。不同廠家或不同型號(hào)的 FPGA， 在可編程邏輯塊的內(nèi)部結(jié)構(gòu)、規(guī)模、內(nèi)部互連的結(jié)構(gòu)等方面經(jīng)常存在較大的差異。 有專家認(rèn)為，在新世紀(jì)中， VHDL 與 Verilog HDL 語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界 面后，一旦內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)可以直接調(diào)用這個(gè)實(shí)體。邏輯綜合軟件會(huì)生成 .edf（ edif）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 MAX+PLUS II 支持 Altera 公司不同結(jié)構(gòu)的可編程邏輯器件，能滿足用戶各種各樣的設(shè)計(jì)需要。 設(shè)計(jì)的電路必須在布局布線前驗(yàn)證電路功能是否有效。 （時(shí)序仿真）需 要利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序。 模塊 化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。 在設(shè)計(jì)過程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)整電路后重復(fù)上述過程。車行駛超過 3km 后，沒公里 元，車費(fèi)依次累加。 主要完成等待計(jì)時(shí)功能、計(jì)價(jià)功能、計(jì)程功能，同時(shí)產(chǎn)生 3分鐘的等待計(jì)時(shí)使能控制信號(hào) en行程 3公里外的使能控制信號(hào) en0。 該源程序包含 3個(gè)進(jìn)程模塊。 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 15 圖 仿真輸出波形 圖 元件 符號(hào) 源程序中輸入信號(hào) d[3..0]為 BCD碼輸入， q[6..0]為 4七段譯碼輸出（高電平有效）。從開始接到論文題目到系統(tǒng)的實(shí)現(xiàn)，再到論 文文章的完成，每走一步對(duì)我來說都是新的嘗試與挑戰(zhàn)，這也是我在大學(xué)期間獨(dú)立完成的最大的項(xiàng)目。 本文論述了基于 FPGA 的出租車計(jì)費(fèi)器設(shè)計(jì)，分別介紹了整個(gè)系統(tǒng)和各模塊的設(shè)計(jì)。希望這次的經(jīng)歷能讓我在以后學(xué)習(xí)中激勵(lì)我繼續(xù)進(jìn)步。感恩之情難以用 語言 量度，謹(jǐn)以最樸實(shí)的話語致以最崇高的敬意。 等待信號(hào) fin:in std_logic。 15 分頻器 signal q_1:integer range 0 to 239。event and clk_240=39。f_16=39。139。 此 IF語句得到頻率為 16Hz的信號(hào) else q_16=q_16+1。f_1=39。 then f=f_16。event and f_1=39。039。 此 IF 語句完成等待計(jì)時(shí) if m0=1001 then m0=0000。139。 elsif fin=39。 if k1amp。en0=39。km0=k0。 jifei:process(f,start) begin if start=39。139。 end if。 附二： 掃描顯示電路 模 8 計(jì)數(shù)器 se 的 VHDL 源程序 LIBRARY IEEE。event and clk=39。 end rt1。 architecture rt1 of mux8_1 is begin process(c,a1,a2,a3,a4,b1,b2,t1,t2) variable b:std_logic_vector(2 downto 0)。 when010=d=a3。039。 dp=39。 USE 。 when0100=q=1100110。 end rt1。 when1000=q=1111111。 architecture rt1 of di_LED is begin process(d) begin case d is