【正文】 end case。 when0010=q=1011011。 七段數(shù)碼顯示譯碼器 di_LED 的 VHDL 源程序 LIBRARY IEEE。039。 when100=d=b1。 dp=39。 d:out std_logic_vector(3 downto 0))。 a=b。 ARCHITECTURE rt1 of se IS begin process(clk) variable b:std_logic_vector(2 downto 0)。 end process jifei。 end if。 elsif f39。 公里數(shù)據(jù)、分鐘數(shù)據(jù)輸出 end if 。cha0=c0。 else en1=39。 else k0=k0+1。039。 if m1amp。139。039。 end process。 此 IF 語(yǔ)句得到計(jì)費(fèi)脈沖 f elsif en0=39。139。f_16=39。 else if q_10=23 then q_10=0。f_10=39。 分的個(gè)位計(jì)數(shù)器 signal en1,en0,f:std_logic。 頻率為 10Hz， 16Hz， 1Hz 的信號(hào) signal q_10:integer range 0 to 23。 頻率為 240Hz的 時(shí)鐘 start :in std_logic。在這四年里我所收獲的不僅僅是愈加豐厚的知識(shí)，更重要的是在閱 讀、實(shí)踐中所培養(yǎng)的思維方式、表達(dá)能力和廣闊視野。我相信其中的酸甜苦辣最終都會(huì)化為甜美的甘泉。這些都說(shuō)明可編程器件已成為現(xiàn)在及未來(lái)很長(zhǎng)一段時(shí)間的主流，用它來(lái)實(shí)現(xiàn)出租車計(jì)費(fèi)系統(tǒng)可以省去很多外圍電路，穩(wěn)定，簡(jiǎn)單有效，可以設(shè)計(jì)出更多強(qiáng)大的功能，提高產(chǎn)品競(jìng)爭(zhēng)力。 在圖 中， K2=0 即全程無(wú) 停止等待時(shí) 間，因此計(jì)時(shí)顯示輸出為 3F(00)，該圖中出租車總行駛 3F（ 0） 5B（ 2）（即 2 公里），等待累計(jì)時(shí)間為 3F （ 0） 3F （ 0）（ 0 分鐘），總費(fèi)用為 （ 元），仿真結(jié)果正確。 圖 仿真輸出波形 圖 元件符 2. 8 選 1 選擇器 mux8_1 仿真 源程序中輸入信號(hào) c[2..0]為系統(tǒng)選擇輸入， a1a2a3a4 為計(jì)費(fèi)數(shù)據(jù) BCD 碼輸入， b1b2 為里程數(shù) BCD 碼輸入， t1t2 為計(jì)時(shí)時(shí)間的 BCD 碼輸入， d 為 4 位 BCD碼輸出， dp 為小數(shù)點(diǎn)指示信號(hào)（僅計(jì)費(fèi)數(shù)據(jù)輸出時(shí)有一位小數(shù)）。 根據(jù) 任務(wù)書(shū) 描述功能該電路的核心部分就是計(jì)數(shù)分頻電路，通過(guò) VHDL語(yǔ)言的順序語(yǔ)句 IFTHENELSE根據(jù)一個(gè)或一組條件來(lái)選擇某一特定的執(zhí)行通道，生成計(jì)費(fèi)數(shù)據(jù)、計(jì)時(shí)數(shù)據(jù)和里程數(shù)據(jù)。該模塊產(chǎn)生頻率信號(hào)用于計(jì)費(fèi)，每個(gè) 1hz脈沖為 ， 10hz信號(hào)為 1元的計(jì)費(fèi)控制， 16hz信號(hào)為 。 該計(jì)費(fèi)器能實(shí)現(xiàn)計(jì)費(fèi)功能。 仿真： 仿真包括功能仿真、時(shí)序仿真和定時(shí)分析，可以利用軟件的仿真功能來(lái)驗(yàn)證設(shè)計(jì)項(xiàng)目的邏輯功能是否正確。 完全集成化 Max+plusⅡ的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開(kāi)發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開(kāi)發(fā)周期。 。自 90 年代初， Verilog、 VHDL、 AHDL 等硬件描述語(yǔ)言的輸入方法在大規(guī)模設(shè)計(jì)中得到了廣泛應(yīng)用。它具有原理圖輸入和文本輸入兩種輸入手段，利用該工具所配備的編輯、翻譯、仿真、綜合、芯片編程功能，能將設(shè)計(jì)電路圖或電路描述程序 變成基本的邏輯單元寫(xiě)入到可編程邏輯的芯片中（如 CPLD）。 （ 2）功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 CMOS. ? EPROM 可清除可編程化只讀內(nèi)存技術(shù) ? EEPROM 可清除可編程化只讀內(nèi)存技術(shù) ? Flash Flasherase EPROM technology. ? Fuse 一個(gè)時(shí)間可編程化?？删幊踢壿嫻δ軌K是實(shí)現(xiàn)用戶功能的基本單元，多個(gè)邏輯功能塊通常規(guī)則地排成一個(gè)陣列結(jié)構(gòu)，分布于整個(gè)芯片；可編程輸入 /輸出塊完成芯片內(nèi)部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周；可編程內(nèi)部互連資源包括各種長(zhǎng)度的連線線段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)可編程邏輯塊或輸入 /輸出塊連接起來(lái)，構(gòu)成特定功能的電路。而最近 Lattice 公司發(fā)布了其新一代 90nm 高性能 FPGA： LatticeSC 系列。 FPGA 能完成任何數(shù)字器件的功能，使用 FPGA 來(lái)開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。但是單片機(jī)程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計(jì)研發(fā)比較困難，周期長(zhǎng)。 第二章 概述 2 第二章 概述 方案論證 出租車計(jì)費(fèi)器現(xiàn)狀和挑戰(zhàn) 最近幾年出租車行業(yè)發(fā)展迅速，在全國(guó)有幾千家出租車公司，出租車計(jì)費(fèi)器的市場(chǎng)非常龐大。如果系統(tǒng)設(shè)計(jì)的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實(shí)現(xiàn)功能復(fù)雜的設(shè)計(jì)。主要包括采用了 FPGA 芯片，使用 VHDL 語(yǔ)言進(jìn)行編程，使其具有了更強(qiáng)的移植性，更加利于產(chǎn)品升級(jí)；靈活的計(jì)價(jià)標(biāo)準(zhǔn)設(shè)定使得油價(jià)波動(dòng)等成本因數(shù)和出租車價(jià)格聯(lián)動(dòng)成為可能；從而使得本設(shè)計(jì)更加具有實(shí)用價(jià)值。 關(guān)鍵字 ： 出租車計(jì)費(fèi)器 FPGA MAX+PLUS VHDL 語(yǔ)言 基于 FPGA 技術(shù)的出租車計(jì)費(fèi)器設(shè)計(jì) II Abstract This article presents a method of how to use FPGA to design a taxi meter, andhow to replace traditional electrical design with burgeoning EDA develop period can be short because of the programmable FPGA and the design method which is simple and variable. It can also make the taxi count meter smaller and more the basic functions of taxi count meter, some new ideas are added concerning about the particularity of this calling. It bees more transplantable and easier to upgrade by using of the FPGA and programming with VHDL linkage between the cost factors which can be influenced by oil and the taxi cost may be possible through the flexible setting of the cost calculation make the design more practical value. Key Words: taxi meter。隨著出租車價(jià)格市場(chǎng)化，許多因素主導(dǎo)了出租車行業(yè)成本的波動(dòng)。目前市場(chǎng)上使用的出租車計(jì)費(fèi)器主要采用的都是利用 MCU 如89C51 單片機(jī)實(shí)現(xiàn)的計(jì)費(fèi)器設(shè)計(jì)，顯示方式上主要采用的是固定顯示內(nèi)容的 LED 顯示。如果系統(tǒng)設(shè)計(jì)的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實(shí)現(xiàn)功能復(fù)雜的設(shè)計(jì)。同時(shí)由于 FPGA 的功能完全取決于 VHDL 語(yǔ)言編寫(xiě)的程序，不拘泥于某種芯片的特殊指令，更加提高了產(chǎn)品的更新?lián)Q代能力。該系列 FPGA 采用日本富士通CS100A 90nm 工藝制造，集成了 高速 SERDES 模塊，多種形式的嵌入式 RAM，以及嵌入式定制 ASIC 模塊。用戶可以通過(guò)編程決定每個(gè)單元的功能以及它們的互連關(guān)系，從而實(shí)現(xiàn)所需的邏輯功能。 Bipolar. VHDL 硬件描述語(yǔ)言 VHDL（ VeryHighSpeed Integrated Circuit Hardware Description Language）即超高速 集成電路 硬件描述語(yǔ)言 ，在基于 CPLD／ FPGA 和 ASIC 的 數(shù)位系統(tǒng) 設(shè)計(jì)中有著廣泛的應(yīng)用。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱不可視部分），即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。 （ 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。設(shè)計(jì)中主要用 Altera 公司 FPGA 來(lái)實(shí)現(xiàn) LED 屏顯示， MAX+PLUS II 是用來(lái)編寫(xiě)模塊 VHDL 語(yǔ)言的必備工具。 （功能仿真）。 第二章 概述 8 在 PLD 設(shè)計(jì)中， 35 步可以用 PLD 廠家提供的開(kāi)發(fā)軟件（如 Maxplus2）自動(dòng)一次完成。 豐富的設(shè)計(jì)庫(kù) Max+plusⅡ提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括 74系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 編程與驗(yàn)證： 用經(jīng)過(guò)仿真確認(rèn)后的編程文件通過(guò)編程器（ Programmer）將設(shè)計(jì)下載到實(shí)際芯片中，最后測(cè)試芯片在系統(tǒng)中的實(shí)際運(yùn)行性能。車起步開(kāi)始計(jì)費(fèi)，首先顯示起步價(jià)，起步費(fèi)為 元，車在行駛 3km 以內(nèi)，只收起步價(jià)。 等待信號(hào) 公里脈沖 計(jì)費(fèi)、復(fù)位 時(shí)鐘信號(hào) 分頻器 計(jì) 費(fèi) 計(jì) 時(shí) 計(jì) 程 控制器 譯碼 顯示 第三章 出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)說(shuō)明 12 計(jì)量控制模塊 計(jì)量控制模塊是出租車計(jì)費(fèi)系統(tǒng)的主體部分，是其核心模塊，該 模塊由控制模塊、等待計(jì)時(shí)模塊、里程計(jì)數(shù)摸塊和計(jì)費(fèi)模塊組成。其 VHDL語(yǔ)言 見(jiàn)附一。 其仿真輸出波形和 元件符號(hào) 如圖 和圖 所示。 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 17 圖 自動(dòng)計(jì)費(fèi)器頂層電路原理第三章 出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)說(shuō)明 18 圖 出租車自動(dòng)計(jì)費(fèi)器頂層電路仿真輸出波形 圖 出租車自動(dòng)計(jì)費(fèi)器頂層電路元件符號(hào) 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 19 第 四 章 結(jié)論與展望 經(jīng)過(guò)了兩個(gè)多月的學(xué)習(xí)和工作，我終于完成了《 基于 FPGA技術(shù)的出租車計(jì)費(fèi)器設(shè)計(jì) 》的論文。未來(lái)基于 FPGA 平臺(tái)的出租車計(jì)費(fèi)器會(huì)有更低的成本、更小的體積、更安全、更精確和多功能。 這 次做論文的經(jīng)歷也會(huì)使我終身受益，我感受