【正文】 end case。 when0010=q=1011011。 七段數(shù)碼顯示譯碼器 di_LED 的 VHDL 源程序 LIBRARY IEEE。039。 when100=d=b1。 dp=39。 d:out std_logic_vector(3 downto 0))。 a=b。 ARCHITECTURE rt1 of se IS begin process(clk) variable b:std_logic_vector(2 downto 0)。 end process jifei。 end if。 elsif f39。 公里數(shù)據(jù)、分鐘數(shù)據(jù)輸出 end if 。cha0=c0。 else en1=39。 else k0=k0+1。039。 if m1amp。139。039。 end process。 此 IF 語句得到計費脈沖 f elsif en0=39。139。f_16=39。 else if q_10=23 then q_10=0。f_10=39。 分的個位計數(shù)器 signal en1,en0,f:std_logic。 頻率為 10Hz， 16Hz， 1Hz 的信號 signal q_10:integer range 0 to 23。 頻率為 240Hz的 時鐘 start :in std_logic。在這四年里我所收獲的不僅僅是愈加豐厚的知識，更重要的是在閱 讀、實踐中所培養(yǎng)的思維方式、表達能力和廣闊視野。我相信其中的酸甜苦辣最終都會化為甜美的甘泉。這些都說明可編程器件已成為現(xiàn)在及未來很長一段時間的主流，用它來實現(xiàn)出租車計費系統(tǒng)可以省去很多外圍電路，穩(wěn)定，簡單有效，可以設計出更多強大的功能，提高產(chǎn)品競爭力。 在圖 中， K2=0 即全程無 停止等待時 間，因此計時顯示輸出為 3F(00)，該圖中出租車總行駛 3F（ 0） 5B（ 2）（即 2 公里），等待累計時間為 3F （ 0） 3F （ 0）（ 0 分鐘），總費用為 （ 元），仿真結果正確。 圖 仿真輸出波形 圖 元件符 2. 8 選 1 選擇器 mux8_1 仿真 源程序中輸入信號 c[2..0]為系統(tǒng)選擇輸入， a1a2a3a4 為計費數(shù)據(jù) BCD 碼輸入， b1b2 為里程數(shù) BCD 碼輸入， t1t2 為計時時間的 BCD 碼輸入， d 為 4 位 BCD碼輸出， dp 為小數(shù)點指示信號（僅計費數(shù)據(jù)輸出時有一位小數(shù)）。 根據(jù) 任務書 描述功能該電路的核心部分就是計數(shù)分頻電路，通過 VHDL語言的順序語句 IFTHENELSE根據(jù)一個或一組條件來選擇某一特定的執(zhí)行通道，生成計費數(shù)據(jù)、計時數(shù)據(jù)和里程數(shù)據(jù)。該模塊產(chǎn)生頻率信號用于計費，每個 1hz脈沖為 ， 10hz信號為 1元的計費控制， 16hz信號為 。 該計費器能實現(xiàn)計費功能。 仿真： 仿真包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗證設計項目的邏輯功能是否正確。 完全集成化 Max+plusⅡ的設計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。 。自 90 年代初， Verilog、 VHDL、 AHDL 等硬件描述語言的輸入方法在大規(guī)模設計中得到了廣泛應用。它具有原理圖輸入和文本輸入兩種輸入手段，利用該工具所配備的編輯、翻譯、仿真、綜合、芯片編程功能，能將設計電路圖或電路描述程序 變成基本的邏輯單元寫入到可編程邏輯的芯片中（如 CPLD）。 （ 2）功能仿真：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真）。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法十分類似于一般的計算機高級語言。 CMOS. ? EPROM 可清除可編程化只讀內(nèi)存技術 ? EEPROM 可清除可編程化只讀內(nèi)存技術 ? Flash Flasherase EPROM technology. ? Fuse 一個時間可編程化?？删幊踢壿嫻δ軌K是實現(xiàn)用戶功能的基本單元，多個邏輯功能塊通常規(guī)則地排成一個陣列結構，分布于整個芯片；可編程輸入 /輸出塊完成芯片內(nèi)部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周；可編程內(nèi)部互連資源包括各種長度的連線線段和一些可編程連接開關，它們將各個可編程邏輯塊或輸入 /輸出塊連接起來，構成特定功能的電路。而最近 Lattice 公司發(fā)布了其新一代 90nm 高性能 FPGA： LatticeSC 系列。 FPGA 能完成任何數(shù)字器件的功能，使用 FPGA 來開發(fā)數(shù)字電路，可以大大縮短設計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。但是單片機程序是不通用的，不同的芯片有不同的指令集，因此設計研發(fā)比較困難，周期長。 第二章 概述 2 第二章 概述 方案論證 出租車計費器現(xiàn)狀和挑戰(zhàn) 最近幾年出租車行業(yè)發(fā)展迅速，在全國有幾千家出租車公司，出租車計費器的市場非常龐大。如果系統(tǒng)設計的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實現(xiàn)功能復雜的設計。主要包括采用了 FPGA 芯片，使用 VHDL 語言進行編程，使其具有了更強的移植性，更加利于產(chǎn)品升級；靈活的計價標準設定使得油價波動等成本因數(shù)和出租車價格聯(lián)動成為可能；從而使得本設計更加具有實用價值。 關鍵字 ： 出租車計費器 FPGA MAX+PLUS VHDL 語言 基于 FPGA 技術的出租車計費器設計 II Abstract This article presents a method of how to use FPGA to design a taxi meter, andhow to replace traditional electrical design with burgeoning EDA develop period can be short because of the programmable FPGA and the design method which is simple and variable. It can also make the taxi count meter smaller and more the basic functions of taxi count meter, some new ideas are added concerning about the particularity of this calling. It bees more transplantable and easier to upgrade by using of the FPGA and programming with VHDL linkage between the cost factors which can be influenced by oil and the taxi cost may be possible through the flexible setting of the cost calculation make the design more practical value. Key Words: taxi meter。隨著出租車價格市場化，許多因素主導了出租車行業(yè)成本的波動。目前市場上使用的出租車計費器主要采用的都是利用 MCU 如89C51 單片機實現(xiàn)的計費器設計，顯示方式上主要采用的是固定顯示內(nèi)容的 LED 顯示。如果系統(tǒng)設計的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實現(xiàn)功能復雜的設計。同時由于 FPGA 的功能完全取決于 VHDL 語言編寫的程序，不拘泥于某種芯片的特殊指令，更加提高了產(chǎn)品的更新?lián)Q代能力。該系列 FPGA 采用日本富士通CS100A 90nm 工藝制造，集成了 高速 SERDES 模塊，多種形式的嵌入式 RAM，以及嵌入式定制 ASIC 模塊。用戶可以通過編程決定每個單元的功能以及它們的互連關系，從而實現(xiàn)所需的邏輯功能。 Bipolar. VHDL 硬件描述語言 VHDL（ VeryHighSpeed Integrated Circuit Hardware Description Language）即超高速 集成電路 硬件描述語言 ，在基于 CPLD／ FPGA 和 ASIC 的 數(shù)位系統(tǒng) 設計中有著廣泛的應用。 VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件、一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱不可視部分），即設計實體的內(nèi)部功能和算法完成部分。 （ 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關系。設計中主要用 Altera 公司 FPGA 來實現(xiàn) LED 屏顯示， MAX+PLUS II 是用來編寫模塊 VHDL 語言的必備工具。 （功能仿真）。 第二章 概述 8 在 PLD 設計中， 35 步可以用 PLD 廠家提供的開發(fā)軟件（如 Maxplus2）自動一次完成。 豐富的設計庫 Max+plusⅡ提供豐富的庫單元供設計者調(diào)用，其中包括 74系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 編程與驗證： 用經(jīng)過仿真確認后的編程文件通過編程器（ Programmer）將設計下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。車起步開始計費，首先顯示起步價，起步費為 元，車在行駛 3km 以內(nèi)，只收起步價。 等待信號 公里脈沖 計費、復位 時鐘信號 分頻器 計 費 計 時 計 程 控制器 譯碼 顯示 第三章 出租車計費系統(tǒng)設計說明 12 計量控制模塊 計量控制模塊是出租車計費系統(tǒng)的主體部分，是其核心模塊，該 模塊由控制模塊、等待計時模塊、里程計數(shù)摸塊和計費模塊組成。其 VHDL語言 見附一。 其仿真輸出波形和 元件符號 如圖 和圖 所示。 南昌工程學院 本 科 畢業(yè)設計（論文） 17 圖 自動計費器頂層電路原理第三章 出租車計費系統(tǒng)設計說明 18 圖 出租車自動計費器頂層電路仿真輸出波形 圖 出租車自動計費器頂層電路元件符號 南昌工程學院 本 科 畢業(yè)設計（論文） 19 第 四 章 結論與展望 經(jīng)過了兩個多月的學習和工作，我終于完成了《 基于 FPGA技術的出租車計費器設計 》的論文。未來基于 FPGA 平臺的出租車計費器會有更低的成本、更小的體積、更安全、更精確和多功能。 這 次做論文的經(jīng)歷也會使我終身受益，我感受