【正文】 eter, andhow to replace traditional electrical design with burgeoning EDA develop period can be short because of the programmable FPGA and the design method which is simple and variable. It can also make the taxi count meter smaller and more the basic functions of taxi count meter, some new ideas are added concerning about the particularity of this calling. It bees more transplantable and easier to upgrade by using of the FPGA and programming with VHDL linkage between the cost factors which can be influenced by oil and the taxi cost may be possible through the flexible setting of the cost calculation make the design more practical value. Key Words: taxi meter。 FPGA。 MAX+ PLUS。 VHDL 南昌工程學院 本 科 畢業(yè)設(shè)計（論文） 1 第一 章 引言 最近幾年出租車行業(yè)發(fā)展迅速，在全國有幾千家出租車公司，出租車計費器的市場非常龐大。傳統(tǒng)的出租車計費器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習慣上都具有一些優(yōu)勢。利用 MCU 如 89C51 單片機實現(xiàn)汽車計費器的設(shè)計，大部分的功能可以用單片機來實現(xiàn)。但是單片機程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計研發(fā)比較困難，周期長。如果系統(tǒng)設(shè)計的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實現(xiàn)功能復雜的設(shè)計。隨著出租車價格市場化，許多因素主導了出租車行業(yè)成本的波動。例如：油價的波動、季節(jié)天氣的變化，時時刻刻對其產(chǎn)生著影響，其價格也會隨之波動。這些都對傳統(tǒng)的出租車計費器提出了更高的要求。 而 FPGA 等數(shù)字可編程器件的出現(xiàn)徹底解決了這個問題，而且性能更穩(wěn)定、設(shè)計更靈活、能實現(xiàn)較復雜的功能，運用 EDA 軟件可方便的在電腦上實現(xiàn)設(shè)計與仿真。本設(shè)計基于 FPGA 的出租車計費器主要由Altera 公司的 ACEX 系列芯片，以及一些外部電路組成。使用軟件 MAX+PLUS 和超高速硬件描述語言 VHDL 來實現(xiàn) LCD 顯示 (包括時鐘、車速、等待時間、行駛路程、總費用、開始計費和停止、參數(shù)設(shè)定菜單以及營運額統(tǒng)計 顯示切換 )、計價標準靈活設(shè)定、按白天深夜不同計價標準自動計費、模擬車輪驅(qū)動等功能。FPGA 是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，未來必定會取代部分落伍的數(shù)字器件。 第二章 概述 2 第二章 概述 方案論證 出租車計費器現(xiàn)狀和挑戰(zhàn) 最近幾年出租車行業(yè)發(fā)展迅速，在全國有幾千家出租車公司，出租車計費器的市場非常龐大。目前市場上使用的出租車計費器主要采用的都是利用 MCU 如89C51 單片機實現(xiàn)的計費器設(shè)計，顯示方式上主要采用的是固定顯示內(nèi)容的 LED 顯示。如圖 ： 圖 傳統(tǒng) LED 顯示的計費器 傳統(tǒng)的出租車計費器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習慣上都具有一些優(yōu)勢，但是隨著出租車價格市場化，許多因素主導著出租車行業(yè)的成本。例如：油價的波動、季節(jié)天氣的變化等都時時刻刻影響著其價格的變動。這些情況都對傳統(tǒng)的出租車計費器提出了更高的要求。近一年來，各大城市都在對出租車價格進行調(diào)整，由于數(shù)量太多，很多城市的調(diào)價甚至需要一個月的時間才能完成，經(jīng)常會同一時間出現(xiàn)幾個價格，有的城市的出租車上還會出現(xiàn)司機人工計價的尷尬情形。這些都暴露了傳統(tǒng)計費器在 靈活性和升級換代能力的天生不足。 傳統(tǒng)計費器的不足可以體現(xiàn)在以下幾點： 1．產(chǎn)品更新周期長 傳統(tǒng)計費器利用 MCU 如 89C51 單片機實現(xiàn)汽車計費器的設(shè)計，大部分的功能可以用單片機來實現(xiàn)。但是單片機程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計研發(fā)比較困難，周期長。如果系統(tǒng)設(shè)計的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實現(xiàn)功能復雜的設(shè)計。 2．計價方式的不靈活 每次計價標準的修改都需要將芯片從新燒錄，使得每次調(diào)價都需要耗費大量南昌工程學院 本 科 畢業(yè)設(shè)計（論文） 3 的人力物力，很難達到目前油價聯(lián)動的需求。 3．顯示方式的不靈活 由于傳統(tǒng) 計費器采用 LED 顯示，看似簡單、方便，但是這種方式要求計費器外形設(shè)計固定化，如果需要改變顯示內(nèi)容，甚至需要整個設(shè)備的更換，不利于產(chǎn)品的理想升級。 這些都體現(xiàn)了目前對出租車計費器市場更新?lián)Q代的需求。 解決方案 考慮到目前出租車行業(yè)迅猛發(fā)展的趨勢以及對計費器更高的靈活性要求，本設(shè)計希望嘗試一些新的方法來予以解決。 FPGA 取代 MCU 隨著 FPGA 等數(shù)字可編程器件的出現(xiàn)解決傳統(tǒng)電子設(shè)計不能完成的任務(wù)，利用 FPGA來實現(xiàn)出租車計費器?？尚行院芨?，而且電路簡單，大大減少外圍器件，可以用軟 件完全仿真，靈活度高，可以設(shè)計一些復雜的系統(tǒng)，而且編好的系統(tǒng)可以在不同的 FPGA 或 CPLD芯片上通用。 FPGA 能完成任何數(shù)字器件的功能，使用 FPGA 來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。同時由于 FPGA 的功能完全取決于 VHDL 語言編寫的程序，不拘泥于某種芯片的特殊指令，更加提高了產(chǎn)品的更新?lián)Q代能力。 通過設(shè)計此功能模塊可以使得計價標準設(shè)計更加靈活，體現(xiàn)目前出租車行業(yè)發(fā)展的需要，使運價、油價聯(lián)動成為可能。 FPGA 介紹 FPGA 發(fā)展狀況 FPGA 是現(xiàn)場可編程門陣列（ Field Programable Gate Array)的簡稱， FPGA 是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，它的影響絲毫不亞于 70 年代單片機的發(fā)明和使用。 Actel 公司于 2020 年 1 月 24 日在美國加利福尼亞總部發(fā)布了它的 ProASIC3 和 ProASIC3E 系列的 FPGA。這是該公司第三代的基于 Flash 的可編程邏輯方案。這些新的 ProASIC3 最低價將達到 美元，代表了全球最低成本的 FPGA，并且相對于基于 SRAM 的 FPGA 來說具有保密的優(yōu)勢?；?Flash 的 FPGA 可以提第二章 概述 4 供加密、低功耗、上電工作、可重復編程的方案。而最近 Lattice 公司發(fā)布了其新一代 90nm 高性能 FPGA： LatticeSC 系列。該系列 FPGA 采用日本富士通CS100A 90nm 工藝制造，集成了 高速 SERDES 模塊，多種形式的嵌入式 RAM，以及嵌入式定制 ASIC 模塊。邏輯容量從容量從 1 萬 5 千到 11 萬 5 千個LUTs。該系列將成為 Lattice 公司目前性能最高的 FPGA 主攻高速系統(tǒng)應(yīng)用領(lǐng)域。 從這些都可以看出可編程器件已成為現(xiàn)在及未來很長一段時間的主流，用它來實現(xiàn)出租車計費系統(tǒng)可以省去很多外圍電路，穩(wěn)定，簡單有效，可以設(shè)計出很多復雜強大的功能，提高產(chǎn)品競爭力。 FPGA 的結(jié)構(gòu)與原理 目前生產(chǎn) FPGA 的公司主要有 Xilinx、 Altera、 Actel、 Lattice、 QuickLogic 等，生產(chǎn)的 FPGA 品種和型號繁多。盡管這些 FPGA 的具體結(jié)構(gòu)和性能指標各有特色，但它們都有一個共同之處，即由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊，從而實現(xiàn)不同的設(shè)計。 典型的 FPGA 通常包含三類基本資源：可編程邏輯功能塊、可編程輸入 /輸出塊和可編程互連資源?？删幊踢壿嫻δ軌K是實現(xiàn)用戶功能的基本單元，多個邏輯功能塊通常規(guī)則地排成一個陣列結(jié)構(gòu)，分布于整個芯片；可編程輸入 /輸出塊完成芯片內(nèi)部邏輯與外部管腳之間的接口，圍繞在邏輯單元陣列四周；可編程內(nèi)部互連資源包括各種長度的連線線段和一些可編程連接開關(guān)，它們將各個可編程邏輯塊或輸入 /輸出塊連接起來，構(gòu)成特定功能的電路。用戶可以通過編程決定每個單元的功能以及它們的互連關(guān)系，從而實現(xiàn)所需的邏輯功能。不同廠家或不同型號的 FPGA， 在可編程邏輯塊的內(nèi)部結(jié)構(gòu)、規(guī)模、內(nèi)部互連的結(jié)構(gòu)等方面經(jīng)常存在較大的差異。 除了上述構(gòu)成 FPGA 基本結(jié)構(gòu)的三除了上述構(gòu)成 FPGA 基本結(jié)構(gòu)的三種資源以外，隨著工藝的進步和應(yīng)用系統(tǒng)需求的發(fā)展，一般在 FPGA 中還可能包含以下可選資源： 存儲器資源（塊 RAM、分布式 RAM）； 數(shù)字時鐘管理單元（分頻 /倍頻、數(shù)字延遲、時鐘鎖定）； 算數(shù)運算單元（高速硬件乘法器、乘加器）； 多電平標準兼容的 I/O 接口； 南昌工程學院 本 科 畢業(yè)設(shè)計（論文） 5 高速串行 I/O 接口； 特殊功能模塊（以太網(wǎng) MAC 等硬 IP 核）； 微處理器（ PowerPC405 等硬處理器 IP 核）。 基本組成 ? SRAM 基于靜態(tài)內(nèi)存 static memory 技術(shù)。系統(tǒng)內(nèi)可編程化和再程式化（ reprogrammable）。須要外部啟動元件（ external boot devices） CMOS。 ? Antifuse 單一時間可編程化。 CMOS. ? EPROM 可清除可編程化只讀內(nèi)存技術(shù) ? EEPROM 可清除可編程化只讀內(nèi)存技術(shù) ? Flash Flasherase EPROM technology. ? Fuse 一個時間可編程化。 Bipolar. VHDL 硬件描述語言 VHDL（ VeryHighSpeed Integrated Circuit Hardware Description Language）即超高速 集成電路 硬件描述語言 ，在基于 CPLD／ FPGA 和 ASIC 的 數(shù)位系統(tǒng) 設(shè)計中有著廣泛的應(yīng)用。 有專家認為，在新世紀中， VHDL 與 Verilog HDL 語言將承擔起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。 VHDL 語言誕生于 1983年 ， 1987年 被 美國國防部 和 IEEE 確定為標準的硬件描述語言。自從 IEEE 發(fā)布了 VHDL 的第一個標準版本 IEEE 10761987后，各大EDA 公司都先后推出了自己支援 VHDL 的 EDA 工具。 VHDL 在電子設(shè)計行業(yè)得到了廣泛的認同。此后 IEEE 又先后發(fā)布了 IEEE 10761993和 IEEE 10762020版本。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法十分類似于一般的計算機高級語言。 VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件、一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱不可視部分），即設(shè)計實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界 面后，一旦內(nèi)部開發(fā)完成后，其他的設(shè)計可以直接調(diào)用這個實體