【正文】 when0110=q=1111101。 附錄 28 when others=null。139。 USE 。 USE 。 此 IF 語(yǔ)句完成對(duì)費(fèi)用的計(jì)數(shù) 附錄 26 if c1=1001 then c1=0000。039。139。039。m0=0000。039。039。f_1=39。 秒計(jì)數(shù)器 signal c3,c2,c1,c0:std_logic_vector(3 downto 0)。 USE 。本文設(shè)計(jì)的出租車(chē)計(jì)費(fèi)器具備了 LED 顯示、計(jì)價(jià)標(biāo)準(zhǔn)設(shè)定、按不同計(jì)價(jià)標(biāo)準(zhǔn)自動(dòng)計(jì)費(fèi)、統(tǒng)計(jì)功能等功能。 按已確立的層次化設(shè)計(jì)思路，在 QuartusII 圖形編緝器中分別調(diào)入前面的層次化設(shè)計(jì)方案中所設(shè)計(jì)的低層模塊的元件符號(hào) 、 、 、 并加入相應(yīng)的輸入輸出引腳與輔助元件。 譯碼顯示模塊 本次設(shè)計(jì)采用的是共陰極七段數(shù)碼 管，根據(jù) 1 6進(jìn)制數(shù)和七段顯示段碼表的對(duì)應(yīng)關(guān)系，用 VHDL的 Case語(yǔ)句可方便實(shí)現(xiàn)它們的譯碼。 Check) (Max+plusⅡ /Floorplan Editor) (File/project/Save amp。 。 MAX+PLUSII 普遍認(rèn)為 MaxplusII 曾經(jīng)是最優(yōu)秀的 PLD 開(kāi)發(fā)平臺(tái)之一，適合開(kāi)發(fā)中小規(guī)模 PLD/FPGA。 使用 VHDL 設(shè)計(jì)系統(tǒng)方法是自頂向下的系統(tǒng)設(shè)計(jì)方法，在設(shè)計(jì)過(guò)程中，首第二章 概述 6 先是從整體上對(duì)系統(tǒng)設(shè)計(jì)作詳細(xì)的規(guī)劃，然后完成電路系統(tǒng)功能行為方面的設(shè)計(jì)。 基本組成 ? SRAM 基于靜態(tài)內(nèi)存 static memory 技術(shù)。 Actel 公司于 2020 年 1 月 24 日在美國(guó)加利福尼亞總部發(fā)布了它的 ProASIC3 和 ProASIC3E 系列的 FPGA。這些情況都對(duì)傳統(tǒng)的出租車(chē)計(jì)費(fèi)器提出了更高的要求。 VHDL 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 1 第一 章 引言 最近幾年出租車(chē)行業(yè)發(fā)展迅速，在全國(guó)有幾千家出租車(chē)公司，出租車(chē)計(jì)費(fèi)器的市場(chǎng)非常龐大。傳統(tǒng)的出租車(chē)計(jì)費(fèi)器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習(xí)慣上都具有一些優(yōu)勢(shì)。近一年來(lái)，各大城市都在對(duì)出租車(chē)價(jià)格進(jìn)行調(diào)整，由于數(shù)量太多，很多城市的調(diào)價(jià)甚至需要一個(gè)月的時(shí)間才能完成，經(jīng)常會(huì)同一時(shí)間出現(xiàn)幾個(gè)價(jià)格，有的城市的出租車(chē)上還會(huì)出現(xiàn)司機(jī)人工計(jì)價(jià)的尷尬情形。這是該公司第三代的基于 Flash 的可編程邏輯方案。系統(tǒng)內(nèi)可編程化和再程式化（ reprogrammable）。 其設(shè)計(jì)流程如圖 ： 圖 VHDL 工程設(shè)計(jì)流程 隨著 EDA 技術(shù)的發(fā)展，使用硬件語(yǔ)言設(shè)計(jì) FPGA 成為一種趨勢(shì)。在這里 我們可以先看一看用 FPGA／ CPLD 開(kāi)發(fā)工具進(jìn)行電路設(shè)計(jì)的一般流程，通?？蓪?FPGA/CPLD 設(shè)計(jì)流程歸納為以下 7 個(gè)步驟，這與 ASIC 設(shè)計(jì)有相似之處。 布線(xiàn)和后仿真完成之后，就可以開(kāi)始 ASCI 或 PLD 芯片的投產(chǎn)。 Compile) (Max+plusⅡ /Waveform Editor) (Max+plusⅡ /Simulator) (Max+plusⅡ /Programmer) Altium Protel 2020 Altium Protel 2020 是 Altium 公司推出的電路原理圖繪制、 PCB 圖繪制以及數(shù)模電路仿真一體化的電子設(shè)計(jì)軟件，設(shè)計(jì)中所有的原理圖、 PCB 圖均采用該軟件繪制。 .該模塊經(jīng) 8選 1選擇器將計(jì)費(fèi)數(shù)據(jù)（ 4位 bcd碼）、計(jì)時(shí)數(shù)據(jù)（ 2位 bcd碼）、計(jì)程數(shù)據(jù)（ 2位 bcd碼）動(dòng)態(tài)顯示出來(lái)。而后根據(jù)圖 完成出租車(chē)自動(dòng)計(jì)費(fèi)器的頂層原理圖輸入。通過(guò)驗(yàn)證證明了預(yù)期方案的可行性。 USE 。 十進(jìn)費(fèi)用計(jì)數(shù)器 signal k1,k0:std_logic_vector(3 downto 0)。039。 end if。 end if。k1=0000。 end if。 此 IF語(yǔ)句得到 en0使能信號(hào) else en0=39。amp。 if c2=1001 then c2=0000。 ENTITY se IS port(clk:in std_logic。 ENTITY mux8_1 IS port(c:in std_logic_vector(2 downto 0)。 when011=d=a4。 end case。 when0111=q=0100111。 when0101=q=1101101。039。 dp=39。 8 選 1選擇器 mux8_1 的 VHDL 源程序 LIBRARY IEEE。 USE 。 then if c0=1001 then c0=0000。min1=39。k000000010 then en0=39。 此 IF 語(yǔ)句得到 en1使能信號(hào) else en1=39。m1=000。 else f=39。f_16=39。039。 240 分頻器 signal w:integer range 0 to 59。謝謝你們！ 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 23 附錄 ： 附一 ： txai 模塊的 VHDL 程序： LIBRARY IEEE。使用 FPGA 芯片、 VHDL 語(yǔ)言、 MAX+PLUS 軟件和一些外圍電路，實(shí)現(xiàn)了軟件和硬件的設(shè)計(jì)制作。其仿真輸出波形如圖 ，元件符號(hào)如圖 ： 圖 仿真輸出波形 圖 元件符號(hào) 第三章 出租車(chē)計(jì)費(fèi)系統(tǒng)設(shè)計(jì)說(shuō)明 16 頂層電路的設(shè)計(jì)和仿真 根據(jù)圖 出租車(chē)自動(dòng)計(jì)費(fèi)器系統(tǒng)框圖，出租車(chē)自動(dòng)計(jì)費(fèi)器頂層電路分為四個(gè)模塊，它們是出租車(chē)自動(dòng)計(jì)費(fèi)器系統(tǒng)的主體 FPGA 電路 txai 模塊， 8 選 1 選擇器 mux8_1 模塊，模 8 計(jì)數(shù)器 se 模塊，七段數(shù)碼顯示譯碼器 di_LED 模塊，生成動(dòng)態(tài)掃 描顯示片選信號(hào)的 38 譯器模塊 decode3_8，圖 所示的是自動(dòng)計(jì)費(fèi)器頂層電路原理圖。 控制模塊是系統(tǒng)的棱心部分．根據(jù)汽車(chē)計(jì)價(jià)啟動(dòng)信號(hào) (start)、停止等待信號(hào) (stop)，汽車(chē)傳感器提供的距離脈沖信號(hào)（ fin）等控制信號(hào)對(duì)計(jì)贊器的狀態(tài)進(jìn)行控制。 圖 流程圖 設(shè)計(jì)步驟 (File/Project/Name) 設(shè)計(jì)輸入 編 譯 在系統(tǒng)測(cè)試 編 程 修改設(shè)計(jì) 仿真與定時(shí)分析 第二章 概述 10 (圖形、 VHDL、 AHDL、 Verlog和波形輸入方式 ) (Max+plusⅡ /graphic Editor； Max+plusⅡ /Text Editor； Max+plusⅡ /Waveform Editor) CPLD型號(hào) (Assign/Device) 、下載方式和邏輯綜合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) (File/project/Save amp。（ ASCI 設(shè)計(jì)中，這一步驟稱(chēng)為第二次 Sign— off）。 MAX+plus II 具有突出的靈活性與高效性，為設(shè)計(jì)者提供了多種可自由選擇的設(shè)計(jì)方法和工具。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 除了上述構(gòu)成 FPGA 基本結(jié)構(gòu)的三除了上述構(gòu)成 FPGA 基本結(jié)構(gòu)的三種資源以外，隨著工藝的進(jìn)步和應(yīng)用系統(tǒng)需求的發(fā)展，一般在 FPGA 中還可能包含以下可選資源： 存儲(chǔ)器資源（塊 RAM、分布式 RAM）； 數(shù)字時(shí)鐘管理單元（分頻 /倍頻、數(shù)字延遲、時(shí)鐘鎖定）； 算數(shù)運(yùn)算單元（高速硬件乘法器、乘加器）； 多電平標(biāo)準(zhǔn)兼容的 I/O 接口； 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 5 高速串行 I/O 接口； 特殊功能模塊（以太網(wǎng) MAC 等硬 IP 核）； 微處理器（ PowerPC405 等硬處理器 IP 核）。 FPGA 介紹 FPGA 發(fā)展?fàn)顩r FPGA 是現(xiàn)場(chǎng)可編程門(mén)陣列（ Field Programable Gate Array)的簡(jiǎn)稱(chēng)， FPGA 是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，它的影響絲毫不亞于 70 年代單片機(jī)的發(fā)明和使用。例如：油價(jià)的波動(dòng)、季節(jié)天氣的變化等都時(shí)時(shí)刻刻影響著其價(jià)格的變動(dòng)。 MAX+ PLUS。利用 MCU 如 89C51 單片機(jī)實(shí)現(xiàn)汽車(chē)計(jì)費(fèi)器的設(shè)計(jì)，大部分的功能可以用單片機(jī)來(lái)實(shí)現(xiàn)。這些都暴露了傳統(tǒng)計(jì)費(fèi)器在 靈活性和升級(jí)換代能力的天生不足。這些新的 ProASIC3 最低價(jià)將達(dá)到 美元，代表了全球最低成本的 FPGA，并且相對(duì)于基于 SRAM 的 FPGA 來(lái)說(shuō)具有保密的優(yōu)勢(shì)。須要外部啟動(dòng)元件（ external boot devices） CMOS。借用MAXPLUSII或 QuartusII 等軟件用 VHDL 語(yǔ)言開(kāi)發(fā) FPGA 的完整流程為： （ 1）文本編輯：用任 何文本編輯器都可以進(jìn)行，也可以用專(zhuān)用的 HDL 編輯環(huán)境。 設(shè)計(jì)流程 。 Max+plusⅡ開(kāi)發(fā)系統(tǒng)的特點(diǎn) 開(kāi)放的界面 Max+plusⅡ支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty， Viewlogic和其它公司所提供的 EDA工具接口。 Protel 2020 引入了集成庫(kù)的概念，這使您在原理圖中選擇的元器件就已經(jīng)有了您需要的封裝， Protel 2020 附帶了 68,000 多個(gè)元件的設(shè)計(jì)庫(kù)，包括原理圖FPGA 設(shè)計(jì)的即調(diào)即用及預(yù)綜合元件集成庫(kù)，并且這些封裝都能完全符合您的要求，當(dāng)然如果您不滿(mǎn)意，也可以修改這個(gè)元器件的封裝為您所需 ，當(dāng)然您還可以在 PCB 庫(kù)編輯器制作您所需要的封裝。其中計(jì)費(fèi)數(shù)據(jù) jifei4～ jifei1送入顯示譯碼模塊進(jìn)行譯碼，最后送至以百元、十元、元、角為單位對(duì)應(yīng)的數(shù)碼顯示管上，最大顯示為 ；計(jì)時(shí)數(shù)據(jù)送入顯示譯碼模塊進(jìn)行譯碼，最后送至以分為單位對(duì)應(yīng)的數(shù)碼顯示管上，最大顯示為 59分；計(jì)程數(shù)據(jù)送入顯示譯碼模塊進(jìn)行譯碼，最后送至以公里為單位對(duì)應(yīng)的數(shù)碼顯示管 上，最大顯示為 99公里。電路連好線(xiàn)，對(duì)其編譯和仿真。 雖然我的論文作品不是很成熟，還有很多不足之處，但我可以自豪的說(shuō)，這里面的每一段代碼，都有我的勞動(dòng)。 USE 。 公里計(jì)數(shù)器 signal m1:std_logic_vector(2 downto 0)。f=39。 if q_1=239 then q_1=0。 end if。k0=0000。 else w=w+1。039。m1。 if c3=1001 then c3=0000。 a:out std_logic_vect