【正文】 or(2 downto 0))。 dp:out std_logic。 dp=39。 end process。 when1000=q=1111111。 when0100=q=1100110。 dp=39。 when010=d=a3。 end rt1。 附二： 掃描顯示電路 模 8 計數(shù)器 se 的 VHDL 源程序 LIBRARY IEEE。139。km0=k0。 if k1amp。139。039。 then f=f_16。 此 IF語句得到頻率為 16Hz的信號 else q_16=q_16+1。f_16=39。 15 分頻器 signal q_1:integer range 0 to 239。感恩之情難以用 語言 量度，謹以最樸實的話語致以最崇高的敬意。 本文論述了基于 FPGA 的出租車計費器設計，分別介紹了整個系統(tǒng)和各模塊的設計。 南昌工程學院 本 科 畢業(yè)設計（論文） 15 圖 仿真輸出波形 圖 元件 符號 源程序中輸入信號 d[3..0]為 BCD碼輸入， q[6..0]為 4七段譯碼輸出（高電平有效）。 主要完成等待計時功能、計價功能、計程功能，同時產(chǎn)生 3分鐘的等待計時使能控制信號 en行程 3公里外的使能控制信號 en0。 在設計過程中，如果出現(xiàn)錯誤，則需重新回到設計輸入階段，改正錯誤或調(diào)整電路后重復上述過程。 （時序仿真）需 要利用在布局布線中獲得的精確參數(shù)再次驗證電路的時序。 MAX+PLUS II 支持 Altera 公司不同結構的可編程邏輯器件，能滿足用戶各種各樣的設計需要。在對一個設計實體定義了外部界 面后，一旦內(nèi)部開發(fā)完成后，其他的設計可以直接調(diào)用這個實體。不同廠家或不同型號的 FPGA， 在可編程邏輯塊的內(nèi)部結構、規(guī)模、內(nèi)部互連的結構等方面經(jīng)常存在較大的差異。 通過設計此功能模塊可以使得計價標準設計更加靈活，體現(xiàn)目前出租車行業(yè)發(fā)展的需要，使運價、油價聯(lián)動成為可能。如圖 ： 圖 傳統(tǒng) LED 顯示的計費器 傳統(tǒng)的出租車計費器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習慣上都具有一些優(yōu)勢，但是隨著出租車價格市場化，許多因素主導著出租車行業(yè)的成本。 FPGA。但是單片機程序是不通用的，不同的芯片有不同的指令集，因此設計研發(fā)比較困難，周期長。 傳統(tǒng)計費器的不足可以體現(xiàn)在以下幾點： 1．產(chǎn)品更新周期長 傳統(tǒng)計費器利用 MCU 如 89C51 單片機實現(xiàn)汽車計費器的設計，大部分的功能可以用單片機來實現(xiàn)?；?Flash 的 FPGA 可以提第二章 概述 4 供加密、低功耗、上電工作、可重復編程的方案。 ? Antifuse 單一時間可編程化。通常 VHDL 文件保存為 .vhd 文件。 在傳統(tǒng)設計中，設計人員是應用傳統(tǒng)的原理圖輸入方法來開始設計的。 與結構無關 Max+plusⅡ系統(tǒng)的核心 Complier支持 Altera公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000和 Classic可編程邏輯器件，提供了世界上唯一真正與結構無關的可編程邏輯設計環(huán)境。 南昌工程學院 本 科 畢業(yè)設計（論文） 11 第三章 出租車計費系統(tǒng)設計說明 系統(tǒng)總體結構 設計一個滿足日常生活所需功能的出租車計價器。 車租車計費器的層次化設計方案 出租車計費器的主題 FPGA 電路 taxi 模塊的 VHDL 設計。正確編譯后仿真輸出波形和元件符號如圖 和圖 所示。當看著自己的程序，自己成天相伴的系統(tǒng)能夠健康的運行，真是莫大的幸福和欣慰。 ENTITY taxi is port ( clk_240 :in std_logic。 分的十位計數(shù)器 signal m0:std_logic_vector(3 downto 0)。039。f_1=39。 end if。 elsif stop=39。en1=39。 end if。min0=m0。 else c3=c3+1。 END se。 a1,a2,a3,a4,b1,b2,t1,t2:in std_logic_vector(3 downto 0)。039。 end rt1。 when others=q=1101111。 when0011=q=1001111。 when111=d=t2。039。 end process。 end behav。event and f=39。 費用數(shù)據(jù)輸出 km1=k1。 end if。m00000010then en1=39。en0=39。139。139。039。 24 分頻器 signal q_16:integer range 0 to 14。很慶幸這些年來我遇到了許多恩師益友，無論在學習上、生活上還是工作上都給予了我無私的幫助和熱心的照顧，讓我在諸多方面都有所成長。未來基于 FPGA 平臺的出租車計費器會有更低的成本、更小的體積、更安全、更精確和多功能。 其仿真輸出波形和 元件符號 如圖 和圖 所示。 等待信號 公里脈沖 計費、復位 時鐘信號 分頻器 計 費 計 時 計 程 控制器 譯碼 顯示 第三章 出租車計費系統(tǒng)設計說明 12 計量控制模塊 計量控制模塊是出租車計費系統(tǒng)的主體部分，是其核心模塊，該 模塊由控制模塊、等待計時模塊、里程計數(shù)摸塊和計費模塊組成。 編程與驗證： 用經(jīng)過仿真確認后的編程文件通過編程器（ Programmer）將設計下載到實際芯片中，最后測試芯片在系統(tǒng)中的實際運行性能。 第二章 概述 8 在 PLD 設計中， 35 步可以用 PLD 廠家提供的開發(fā)軟件（如 Maxplus2）自動一次完成。設計中主要用 Altera 公司 FPGA 來實現(xiàn) LED 屏顯示， MAX+PLUS II 是用來編寫模塊 VHDL 語言的必備工具。 VHDL的程序結構特點是將一項工程設計，或稱設計實體（可以是一個元件、一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱不可視部分），即設計實體的內(nèi)部功能和算法完成部分。用戶可以通過編程決定每個單元的功能以及它們的互連關系，從而實現(xiàn)所需的邏輯功能。同時由于 FPGA 的功能完全取決于 VHDL 語言編寫的程序，不拘泥于某種芯片的特殊指令，更加提高了產(chǎn)品的更新?lián)Q代能力。目前市場上使用的出租車計費器主要采用的都是利用 MCU 如89C51 單片機實現(xiàn)的計費器設計，顯示方式上主要采用的是固定顯示內(nèi)容的 LED 顯示。 關鍵字 ： 出租車計費器 FPGA MAX+PLUS VHDL 語言 基于 FPGA 技術的出租車計費器設計 II Abstract This article presents a method of how to use FPGA to design a taxi meter, andhow to replace traditional electrical design with burgeoning EDA develop period can be short because of the programmable FPGA and the design method which is simple and variable. It can also make the taxi count meter smaller and more the basic functions of taxi count meter, some new ideas are added concerning about the particularity of this calling. It bees more transplantable and easier to upgrade by using of the FPGA and programming with VHDL linkage between the cost factors which can be influenced by oil and the taxi cost may be possible through the flexible setting of the cost calculation make the design more practical value. Key Words: taxi meter。如果系統(tǒng)設計的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實現(xiàn)功能復雜的設計。但是單片機程序是不通用的，不同的芯片有不同的指令集，因此設計研發(fā)比較困難，周期長。而最近 Lattice 公司發(fā)布了其新一代 90nm 高性能 FPGA： LatticeSC 系列。 CMOS. ? EPROM 可清除可編程化只讀內(nèi)存技術 ? EEPROM 可清除可編程化只讀內(nèi)存技術 ? Flash Flasherase EPROM technology. ? Fuse 一個時間可編程化。 （ 2）功能仿真：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真）。自 90 年代初， Verilog、 VHDL、 AHDL 等硬件描述語言的輸入方法在大規(guī)模設計中得到了廣泛應用。 完全集成化 Max+plusⅡ的設計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。 該計費器能實現(xiàn)計費功能。 根據(jù) 任務書 描述功能該電路的核心部分就是計數(shù)分頻電路，通過 VHDL語言的順序語句 IFTHENELSE根據(jù)一個或一組條件來選擇某一特定的執(zhí)行通道，生成計費數(shù)據(jù)、計時數(shù)據(jù)和里程數(shù)據(jù)。 在圖 中， K2=0 即全程無 停止等待時 間，因此計時顯示輸出為 3F(00)，該圖中出租車總行駛 3F（ 0） 5B（ 2）（即 2 公里），等待累計時間為 3F （ 0） 3F （ 0）（ 0 分鐘），總費用為 （ 元），仿真結果正確。我相信其中的酸甜苦辣最終都會化為甜美的甘泉。 頻率為 240Hz的 時鐘 start :in std_logic。 分的個位計數(shù)器 signal en1,en0,f:std_logic。 else if q_10=23 then q_10=0。139。 end process。139。039。 else en1=39。 公里數(shù)據(jù)、分鐘數(shù)據(jù)輸出 end if 。 end if。 ARCHITECTURE rt1 of se