【正文】 or(2 downto 0))。 dp:out std_logic。 dp=39。 end process。 when1000=q=1111111。 when0100=q=1100110。 dp=39。 when010=d=a3。 end rt1。 附二： 掃描顯示電路 模 8 計(jì)數(shù)器 se 的 VHDL 源程序 LIBRARY IEEE。139。km0=k0。 if k1amp。139。039。 then f=f_16。 此 IF語句得到頻率為 16Hz的信號 else q_16=q_16+1。f_16=39。 15 分頻器 signal q_1:integer range 0 to 239。感恩之情難以用 語言 量度，謹(jǐn)以最樸實(shí)的話語致以最崇高的敬意。 本文論述了基于 FPGA 的出租車計(jì)費(fèi)器設(shè)計(jì)，分別介紹了整個系統(tǒng)和各模塊的設(shè)計(jì)。 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 15 圖 仿真輸出波形 圖 元件 符號 源程序中輸入信號 d[3..0]為 BCD碼輸入， q[6..0]為 4七段譯碼輸出（高電平有效）。 主要完成等待計(jì)時功能、計(jì)價功能、計(jì)程功能，同時產(chǎn)生 3分鐘的等待計(jì)時使能控制信號 en行程 3公里外的使能控制信號 en0。 在設(shè)計(jì)過程中，如果出現(xiàn)錯誤，則需重新回到設(shè)計(jì)輸入階段，改正錯誤或調(diào)整電路后重復(fù)上述過程。 （時序仿真）需 要利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時序。 MAX+PLUS II 支持 Altera 公司不同結(jié)構(gòu)的可編程邏輯器件，能滿足用戶各種各樣的設(shè)計(jì)需要。在對一個設(shè)計(jì)實(shí)體定義了外部界 面后，一旦內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)可以直接調(diào)用這個實(shí)體。不同廠家或不同型號的 FPGA， 在可編程邏輯塊的內(nèi)部結(jié)構(gòu)、規(guī)模、內(nèi)部互連的結(jié)構(gòu)等方面經(jīng)常存在較大的差異。 通過設(shè)計(jì)此功能模塊可以使得計(jì)價標(biāo)準(zhǔn)設(shè)計(jì)更加靈活，體現(xiàn)目前出租車行業(yè)發(fā)展的需要，使運(yùn)價、油價聯(lián)動成為可能。如圖 ： 圖 傳統(tǒng) LED 顯示的計(jì)費(fèi)器 傳統(tǒng)的出租車計(jì)費(fèi)器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習(xí)慣上都具有一些優(yōu)勢，但是隨著出租車價格市場化，許多因素主導(dǎo)著出租車行業(yè)的成本。 FPGA。但是單片機(jī)程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計(jì)研發(fā)比較困難，周期長。 傳統(tǒng)計(jì)費(fèi)器的不足可以體現(xiàn)在以下幾點(diǎn)： 1．產(chǎn)品更新周期長 傳統(tǒng)計(jì)費(fèi)器利用 MCU 如 89C51 單片機(jī)實(shí)現(xiàn)汽車計(jì)費(fèi)器的設(shè)計(jì)，大部分的功能可以用單片機(jī)來實(shí)現(xiàn)。基于 Flash 的 FPGA 可以提第二章 概述 4 供加密、低功耗、上電工作、可重復(fù)編程的方案。 ? Antifuse 單一時間可編程化。通常 VHDL 文件保存為 .vhd 文件。 在傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計(jì)的。 與結(jié)構(gòu)無關(guān) Max+plusⅡ系統(tǒng)的核心 Complier支持 Altera公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000和 Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。 南昌工程學(xué)院 本 科 畢業(yè)設(shè)計(jì)（論文） 11 第三章 出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)說明 系統(tǒng)總體結(jié)構(gòu) 設(shè)計(jì)一個滿足日常生活所需功能的出租車計(jì)價器。 車租車計(jì)費(fèi)器的層次化設(shè)計(jì)方案 出租車計(jì)費(fèi)器的主題 FPGA 電路 taxi 模塊的 VHDL 設(shè)計(jì)。正確編譯后仿真輸出波形和元件符號如圖 和圖 所示。當(dāng)看著自己的程序，自己成天相伴的系統(tǒng)能夠健康的運(yùn)行，真是莫大的幸福和欣慰。 ENTITY taxi is port ( clk_240 :in std_logic。 分的十位計(jì)數(shù)器 signal m0:std_logic_vector(3 downto 0)。039。f_1=39。 end if。 elsif stop=39。en1=39。 end if。min0=m0。 else c3=c3+1。 END se。 a1,a2,a3,a4,b1,b2,t1,t2:in std_logic_vector(3 downto 0)。039。 end rt1。 when others=q=1101111。 when0011=q=1001111。 when111=d=t2。039。 end process。 end behav。event and f=39。 費(fèi)用數(shù)據(jù)輸出 km1=k1。 end if。m00000010then en1=39。en0=39。139。139。039。 24 分頻器 signal q_16:integer range 0 to 14。很慶幸這些年來我遇到了許多恩師益友，無論在學(xué)習(xí)上、生活上還是工作上都給予了我無私的幫助和熱心的照顧，讓我在諸多方面都有所成長。未來基于 FPGA 平臺的出租車計(jì)費(fèi)器會有更低的成本、更小的體積、更安全、更精確和多功能。 其仿真輸出波形和 元件符號 如圖 和圖 所示。 等待信號 公里脈沖 計(jì)費(fèi)、復(fù)位 時鐘信號 分頻器 計(jì) 費(fèi) 計(jì) 時 計(jì) 程 控制器 譯碼 顯示 第三章 出租車計(jì)費(fèi)系統(tǒng)設(shè)計(jì)說明 12 計(jì)量控制模塊 計(jì)量控制模塊是出租車計(jì)費(fèi)系統(tǒng)的主體部分，是其核心模塊，該 模塊由控制模塊、等待計(jì)時模塊、里程計(jì)數(shù)摸塊和計(jì)費(fèi)模塊組成。 編程與驗(yàn)證： 用經(jīng)過仿真確認(rèn)后的編程文件通過編程器（ Programmer）將設(shè)計(jì)下載到實(shí)際芯片中，最后測試芯片在系統(tǒng)中的實(shí)際運(yùn)行性能。 第二章 概述 8 在 PLD 設(shè)計(jì)中， 35 步可以用 PLD 廠家提供的開發(fā)軟件（如 Maxplus2）自動一次完成。設(shè)計(jì)中主要用 Altera 公司 FPGA 來實(shí)現(xiàn) LED 屏顯示， MAX+PLUS II 是用來編寫模塊 VHDL 語言的必備工具。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個元件、一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，即端口）和內(nèi)部（或稱不可視部分），即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。用戶可以通過編程決定每個單元的功能以及它們的互連關(guān)系，從而實(shí)現(xiàn)所需的邏輯功能。同時由于 FPGA 的功能完全取決于 VHDL 語言編寫的程序，不拘泥于某種芯片的特殊指令，更加提高了產(chǎn)品的更新?lián)Q代能力。目前市場上使用的出租車計(jì)費(fèi)器主要采用的都是利用 MCU 如89C51 單片機(jī)實(shí)現(xiàn)的計(jì)費(fèi)器設(shè)計(jì)，顯示方式上主要采用的是固定顯示內(nèi)容的 LED 顯示。 關(guān)鍵字 ： 出租車計(jì)費(fèi)器 FPGA MAX+PLUS VHDL 語言 基于 FPGA 技術(shù)的出租車計(jì)費(fèi)器設(shè)計(jì) II Abstract This article presents a method of how to use FPGA to design a taxi meter, andhow to replace traditional electrical design with burgeoning EDA develop period can be short because of the programmable FPGA and the design method which is simple and variable. It can also make the taxi count meter smaller and more the basic functions of taxi count meter, some new ideas are added concerning about the particularity of this calling. It bees more transplantable and easier to upgrade by using of the FPGA and programming with VHDL linkage between the cost factors which can be influenced by oil and the taxi cost may be possible through the flexible setting of the cost calculation make the design more practical value. Key Words: taxi meter。如果系統(tǒng)設(shè)計(jì)的不好，則系統(tǒng)不是很穩(wěn)定，而且靈活度不夠，不易實(shí)現(xiàn)功能復(fù)雜的設(shè)計(jì)。但是單片機(jī)程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計(jì)研發(fā)比較困難，周期長。而最近 Lattice 公司發(fā)布了其新一代 90nm 高性能 FPGA： LatticeSC 系列。 CMOS. ? EPROM 可清除可編程化只讀內(nèi)存技術(shù) ? EEPROM 可清除可編程化只讀內(nèi)存技術(shù) ? Flash Flasherase EPROM technology. ? Fuse 一個時間可編程化。 （ 2）功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時序仿真）。自 90 年代初， Verilog、 VHDL、 AHDL 等硬件描述語言的輸入方法在大規(guī)模設(shè)計(jì)中得到了廣泛應(yīng)用。 完全集成化 Max+plusⅡ的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。 該計(jì)費(fèi)器能實(shí)現(xiàn)計(jì)費(fèi)功能。 根據(jù) 任務(wù)書 描述功能該電路的核心部分就是計(jì)數(shù)分頻電路，通過 VHDL語言的順序語句 IFTHENELSE根據(jù)一個或一組條件來選擇某一特定的執(zhí)行通道，生成計(jì)費(fèi)數(shù)據(jù)、計(jì)時數(shù)據(jù)和里程數(shù)據(jù)。 在圖 中， K2=0 即全程無 停止等待時 間，因此計(jì)時顯示輸出為 3F(00)，該圖中出租車總行駛 3F（ 0） 5B（ 2）（即 2 公里），等待累計(jì)時間為 3F （ 0） 3F （ 0）（ 0 分鐘），總費(fèi)用為 （ 元），仿真結(jié)果正確。我相信其中的酸甜苦辣最終都會化為甜美的甘泉。 頻率為 240Hz的 時鐘 start :in std_logic。 分的個位計(jì)數(shù)器 signal en1,en0,f:std_logic。 else if q_10=23 then q_10=0。139。 end process。139。039。 else en1=39。 公里數(shù)據(jù)、分鐘數(shù)據(jù)輸出 end if 。 end if。 ARCHITECTURE rt1 of se