基于vhdl_的出租車計費器的設(shè)計-資料下載頁
2024-11-07 21:37本頁面
【導(dǎo)讀】合與布局，快速的燒錄至FPGA上進(jìn)行測試，是現(xiàn)代IC設(shè)計驗證的技術(shù)主流。者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計。者而改變，所以FPGA可以完成所需要的邏輯功能。主要采用了FPGA芯片，使用VHDL語言進(jìn)行編程，使其具有了更強的移。植性，更加利于產(chǎn)品的升級。時，按起步價收費；當(dāng)里程大于3km時每公里按。等待累計時間超過2min，顯示汽車行駛里程：用四位數(shù)字顯示，顯示方式為“XXXX”，單價為km。將根據(jù)設(shè)計要求分頻成13hz、15hz和1hz分別作為公里計費和超時計費的脈沖。當(dāng)有乘客上車并開始行駛時，fin脈沖到。并去除fin輸入脈沖，進(jìn)行等待計費；當(dāng)乘客下車且不等待時，直接將start置為0，系統(tǒng)停止工作；價格開始?xì)w為起步價。間計費；同時設(shè)計通過分頻模塊產(chǎn)生不同頻率的脈沖信號來實現(xiàn)系統(tǒng)的計費。c0、c1、c2、c3分別表示費用的顯示。
【正文】 end if。 end if。 end if。 end if。 end process。 end rt2。 控制模塊源程序 ： library IEEE。 use 。 use 。 use 。 entity kongzhi is port(en0,en1:in std_logic。 使能選擇信號 clk_in1:in std_logic。 13分頻輸入信號 clk_in2:in std_logic。 15分頻輸入信號 clk_out:out std_logic)。 輸出信號 end kongzhi。 architecture rt3 of kongzhi is begin process(ent0,ent1) begin if en0=39。139。 then 實現(xiàn)二選一功能 clk_out=clk_in1。 elsif en1=39。139。 then clk_out=clk_in2。 end if。 end process。 end rt3。 計費模塊源程序 : library IEEE。 use 。 use 。 use 。 entity jifei is port(clk2:in std_logic。 計費驅(qū)動信號 start: in std_logic。 計費開始信號 c0,c1,c2,c3: buffer std_logic_vector(3 downto 0))。 end jifei。 architecture rt4 of jifei is begin process(clk2,start) begin if start=39。039。 then c3=0000。c2=0000。c1=0101。c0=0000。 起步價 5元 elsif clk239。event and clk2=39。139。 then if c0=1001 then c0=0000。 if c1=1001 then c1=0000。 if c2=1001 then c2=0000。 if c3=1001 then c3=0000。 計價范圍 0~ else c3=c3+1。 end if。 else c2=c2+1。 end if。 else c1=c1+1。 end if。 else c0=c0+1。 end if。 end if。 end process。 end rt4。 頂層模塊：
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