【導(dǎo)讀】第四章基于VHDL的全數(shù)字鎖相環(huán)

　　

【正文】 o g g l eI D C L OC KI O UT ?? !amp。!理工大學(xué)畢業(yè)設(shè)計(jì) 21 圖 44 D觸發(fā)器和 JK的生成模塊 圖 45 加減脈沖控制器電路原理圖 ② 加減脈沖控制器電路仿真波形為： 圖 46 用電路實(shí)現(xiàn)加 /減脈沖控制器的仿真波形 由電路仿真波形可以看出： ① clk 為加減脈沖控制器的時(shí)鐘， out1 為翻轉(zhuǎn)觸發(fā)器的輸出， iout 為加減脈沖控制器的最后輸出，現(xiàn)分析它們的的時(shí)序關(guān)系為： clk： 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Out1： 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 0 iout： 1 0 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 0 理工大學(xué)畢業(yè)設(shè)計(jì) 22 可分析得下式，恰符合原理圖的邏輯關(guān)系。 iout=(!clk) amp。 (!out1) ② q1， q3， q5， q2， q4， q6 均是 D 觸發(fā)器的輸出，它們跟隨輸入 D 的變化而變化由仿真圖可看出， q1 跟隨它的輸入 inc 變化， q3 跟隨它的輸入 q1 變化 ， q5 跟隨它的輸入 q3 變化 ， 同理， q2， q4， q6 也是同樣的道理 。但由于存在時(shí)延，它們的變化同它們的輸入變化有一定的滯后關(guān)系。 ③ !q7和 !q8分別為翻轉(zhuǎn)觸發(fā)器的輸入 （ 即 j輸入和 k輸入 ） ，每有一個(gè) 進(jìn)位 （ inc=1） ，由于一定的邏輯關(guān)系使 q7 輸出一個(gè)高電平 （ j=0， k=1） ，同時(shí)翻轉(zhuǎn)觸發(fā)器保持兩個(gè)時(shí)鐘的低電平，則有一個(gè) iout 脈沖的提前輸出，每有一個(gè)借位 （ dec=1） ，由于一定的邏輯關(guān)系使 q8 輸出一個(gè)高電平 （ k=0， j=1） ，同時(shí)翻轉(zhuǎn)觸發(fā)器保持兩個(gè)時(shí)鐘的高電平，則有一個(gè) iout 脈沖的延后輸出，總體來說是由于進(jìn)借位脈沖使翻轉(zhuǎn)觸發(fā)器的輸出不在對(duì)稱，因此 iout 信號(hào)不再擁有固定 的頻率而是產(chǎn)生相位抖動(dòng)。 (2)用 VHDL 語(yǔ)言實(shí)現(xiàn)加 /減脈沖控制器，程序見附錄。 根據(jù)電路圖 ， 用 VHDL 語(yǔ)言設(shè)計(jì)的加減脈沖控制器的模塊圖如下圖 47 所示 ： 圖 47 加 /減脈沖控制器的模塊 相應(yīng)的仿真波形見下圖 48： 圖 48 加 /減脈沖控制器模塊仿真圖 由波形可看出，在無(wú)進(jìn)位和借位脈沖時(shí) ， 加 /減脈沖控制器對(duì)時(shí)鐘進(jìn)行二分頻。一旦 K變?？赡嬗?jì)數(shù)器有進(jìn)位脈沖或借位脈沖輸出時(shí)，作用到加 /減脈沖控制器 inc或dec端，便使其輸出脈沖序列發(fā)生了變化。每有一個(gè)進(jìn) 位（ inc=1） ，則有一個(gè) iout脈沖的提前輸出，每有一個(gè)借位 （ dec=1） ，則有一個(gè) iout脈沖的延后輸出，但由于存在一定的時(shí)延，進(jìn)借位與脈沖的提前與延后有一定的相位誤差。 (二 )除 N 計(jì)數(shù)器 （ 分頻器 ） 的實(shí)現(xiàn) 除 N 計(jì)數(shù)器作用：除 N 計(jì)數(shù)器是將數(shù)控振蕩器的輸出信號(hào)進(jìn)行 N 分頻后作為跟蹤信號(hào) u2，以使 u2 的頻率與本地時(shí)鐘信號(hào) u1 相同。 N 分頻器對(duì)脈沖加 /減電路的輸出脈沖再進(jìn)行 N 分頻后，得到整個(gè)環(huán)路的輸出信號(hào)頻率 Fout=CLK/（ 2N*H） =f0，因理工大學(xué)畢業(yè)設(shè)計(jì) 23 此通過改變分頻值 N 可以得到不同的環(huán)路中心頻率 f0（ 其中， N 必須是 2 的整數(shù)冪 ） 。另外，模值 N 的大小決定了 DPLL 的鑒相靈敏度 為 Π/N。 除 N（ N=8） 計(jì)數(shù)器的生成模塊如下圖 49（ VHDL 程序代碼見附錄 ） ： 圖 49 除 N（ N=8） 計(jì)數(shù)器模塊 相應(yīng)的仿真波形見圖 410： 圖 410 除 N（ N=8） 計(jì)數(shù)器模塊波形 總體模塊、仿真及體統(tǒng)性能分析 對(duì)各個(gè)模塊進(jìn)行調(diào)試后，進(jìn)行了總體連接與仿真，其整體的全數(shù)字鎖相環(huán)生成模塊及仿真結(jié)果如下面兩部分所示 (1)設(shè)計(jì)一：全部模塊使用 VHDL 語(yǔ)言設(shè)計(jì)的全數(shù)字鎖相環(huán)原理如圖 411 所示，其中 ： clk 為時(shí)鐘頻率 ， 等于 64f0； u1 為輸入，頻率 為 f0； ud 為異或門鑒相器的輸出，它作為變?？赡嬗?jì)數(shù)器的方向控制信號(hào)； iout 為加 /減脈沖控制器的輸出； u2 為ADPLL 的輸出，在相位鎖定的頻率為 f0，相位與輸入 U1 相差 Π/ 2； C、 B、 A 可預(yù)置變模可逆計(jì)數(shù)器的模數(shù)，它在 001～ 111 范圍內(nèi)變化，相應(yīng)的模數(shù)在 2∧ 3～ 2∧ 9 范圍內(nèi)變化； En 為可逆計(jì)數(shù)器使能端。 圖 411 全字鎖相環(huán)電路總原理圖 理工大學(xué)畢業(yè)設(shè)計(jì) 24 相應(yīng) 的 仿真波形見 下圖 41 413 和 圖 414：圖中 參數(shù)均為 M=64， N=8， H=4。 圖 412 鎖相環(huán) K=8時(shí) 的仿真波形 由圖 412 可看出， u1 與 u2 達(dá)到鎖定的時(shí)間為 0ns。 圖 413 鎖相環(huán) K=128時(shí)的仿真波形 由圖 413 可看出， u1 和 u2 達(dá)到鎖定的時(shí)間為 。 圖 414 鎖相環(huán) K=256時(shí)的仿真波形 由圖 414 可看出， u1 和 u2 達(dá)到鎖定的時(shí)間為 。 由以上全數(shù)字鎖相環(huán)三個(gè)不同模 K 值下的仿真波形可看出， 顯然 ， 模 K 愈大，環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間愈長(zhǎng)。模 K 愈小，環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間愈短。但 K 取得過大 ， 雖對(duì)抑制噪聲、減少相位抖動(dòng)有利 ， 但鎖定范圍越窄， 而且進(jìn)位和借位的周期加長(zhǎng)， 因而加大了環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間。反之 ， K 取得過小 ， 雖可以加速環(huán)路的鎖定 ， 但對(duì)噪聲的抑制能力卻隨之降低。因此 由以上分析可知，模 K 的取值要適理工大學(xué)畢業(yè)設(shè)計(jì) 25 當(dāng)。 因?yàn)楸痉桨甘褂玫氖钱惢蜷T鑒相器， ud 輸出是本地輸入時(shí)鐘 u1 頻率的 1/2， 而在數(shù)字環(huán)路濾波器 （ K 變?？赡嬗?jì)數(shù)器 ） 中的加減計(jì)數(shù)器的計(jì)數(shù)范圍都是 [0， K1]，當(dāng)計(jì)數(shù)器的值大于 K1 或等于 0 時(shí)有進(jìn)位或借位輸出，因此在 ud 的一個(gè)周期內(nèi)，至少應(yīng)該有一個(gè)進(jìn)位同時(shí)有一個(gè)借位的產(chǎn)生，以相互抵消減少波紋，則在 u1 的 1/4 周期內(nèi)應(yīng)該至少有一個(gè)進(jìn)位或借位，或者說 在 u1 的一個(gè)周期中有兩個(gè)進(jìn)位同時(shí)有兩個(gè)借位的產(chǎn)生，這些進(jìn)借位相互抵消從而產(chǎn)生零波紋。由于 u1 周期是時(shí)鐘周期的 M 倍，則在理論上當(dāng) ADPLL 工作于中心頻率時(shí)，應(yīng)該在 K=M/4 時(shí)鎖相環(huán)輸出有零波紋。因而， K=M/4 時(shí)稱為最小波紋配置。若 KM/4，則在一個(gè) u1 周期中，有多于兩個(gè)進(jìn)位或借位的產(chǎn)生， 當(dāng) K 值取得太小時(shí)，而加減脈沖控制器又可以處理所有的進(jìn)借位時(shí)，可逆計(jì)數(shù)器會(huì)因頻繁地循環(huán)計(jì)數(shù)而產(chǎn) 生進(jìn)位或借位脈沖， 從而在脈沖加減電路中產(chǎn)生周期性的脈沖加入和扣除動(dòng)作，這樣就在脈沖加減電路的輸出信號(hào) iout 中 出現(xiàn)相位抖動(dòng)， 產(chǎn)生了 周期性的誤差，稱為 “ 波紋 ” ； 當(dāng) K 大于 M/4 時(shí)，則 u1 的 1/4 周期內(nèi)平均產(chǎn)生的進(jìn)借位不到一個(gè)，因此進(jìn)借位不能相互抵消，也產(chǎn)生波紋，但這種 “ 波紋 ” 誤差通過除 N 計(jì)數(shù)器后，可以減少到 N 個(gè)周期出現(xiàn)一次，也就是說 K 變?？赡嬗?jì)數(shù)器的進(jìn)位脈沖信號(hào) inc 和借位脈沖信號(hào) dec 的周期是 N 個(gè)參考時(shí)鐘周期。因此為了減小相位抖動(dòng)，減少波紋，選擇 K 值時(shí)應(yīng)使 KM/4。但在 K=8 的仿真波形圖中，沒有波紋的出現(xiàn)，是因?yàn)?2K=M/4， 則在一個(gè) u1 周期內(nèi)同時(shí)產(chǎn)生 四 個(gè)進(jìn)位和借位，進(jìn)借位數(shù)目少， 它們相互抵消，因而不存在波紋。 在 DPLL 工作過程中，環(huán)路鎖定時(shí)，異或門鑒相器的輸出 DN/UP 應(yīng)是一個(gè)占空比 50%的方波。但在實(shí)際實(shí)驗(yàn)中，由于環(huán)境的影響， u1 和 u2 在頻率上達(dá)到鎖定，但在相位上卻不是相差 Π/2 的關(guān)系，而且隨著 K 值的不同相位誤差不同。因此產(chǎn)生的ud 不是 占空比 50%的方波，而是隨著 K 值的不同而不同。 (2)設(shè)計(jì)二：脈沖控制器使用硬件電路設(shè)計(jì)的全數(shù)字鎖相環(huán)，其原理圖見下圖 415所示 ： 圖 415 全字鎖相環(huán)電路原理圖 理工大學(xué)畢業(yè)設(shè)計(jì) 26 其總體仿真波形 見 以下兩圖 416 和 417： 圖中各參數(shù)均為 M=64， N=8， H=4。 圖 416 鎖相環(huán) K=16時(shí)的仿真波形 由圖 416 可看出， u1 和 u2 達(dá)到鎖定的時(shí)間為 。 圖 417 鎖相環(huán) K=256時(shí)的仿真波形 理工大學(xué)畢業(yè)設(shè)計(jì) 27 由圖 417 可看出， u1 和 u2 達(dá)到鎖定的時(shí)間為 。 由以上結(jié)果可看出， u2 的輸出是與 u1 同頻率的對(duì)稱方波，這是因?yàn)閿?shù)控振蕩器的輸出經(jīng)過 N 分頻器進(jìn)行分頻使 u2 為高電平時(shí)恰使進(jìn)借位抵消，當(dāng) u2 為低電平時(shí)也恰使進(jìn)借位相互抵消，因而由 iout 提前或延遲產(chǎn)生的波紋在除 N 計(jì)數(shù)器輸出端抵消。 由以上整個(gè)設(shè)計(jì)過程來看，鎖定范圍同 K 變 模計(jì)數(shù)器的分頻比 K 值有很大關(guān)系。K 值越大，鎖定范圍越窄，而且進(jìn)位和借位的周期加長(zhǎng)，導(dǎo)致環(huán)路鎖定的時(shí)間也相應(yīng)加長(zhǎng)。所以，本系統(tǒng)可以通過調(diào)節(jié) K 值對(duì)鎖定范圍及同步時(shí)間進(jìn)行調(diào)整，以滿足不同條件下的需要 [15][17]。 理工大學(xué)畢業(yè)設(shè)計(jì) 28 第五章 總結(jié) 鎖相環(huán)電路作為時(shí)鐘倍頻器已經(jīng)成為當(dāng)代微處理器必不可少的核心組成部件。鎖相環(huán)位于微處理器時(shí)鐘樹的最上端 ,其性能的優(yōu)劣直接影響并決定了全芯片的最高工作頻率和穩(wěn)定性。 鎖相環(huán)技術(shù)可以調(diào)制穩(wěn)定的信號(hào)，在信號(hào)發(fā)射方面有很廣的應(yīng)用，所以，掌握鎖相環(huán)技術(shù)是十分必要的。我通過研究鎖 相環(huán)的構(gòu)成與工作原理，分析認(rèn)為全數(shù)字鎖相環(huán)技術(shù)發(fā)展迅猛。我通過研究相關(guān)芯片與單片機(jī)，受益匪淺。 由于作者的水平有限，論述的鎖相環(huán)還存在待改善之處，作者的設(shè)計(jì)是實(shí)現(xiàn)鎖相環(huán)系統(tǒng)諸多方案的一種，論述比較膚淺，隨著技術(shù)、器件、工藝水平的進(jìn)展，有望使低通濾波器的設(shè)計(jì)更加合理。 理工大學(xué)畢業(yè)設(shè)計(jì) 29 致 謝 在我的論文完成之際 ， 我向我的導(dǎo)師、導(dǎo)師表示深深的感謝。在我整個(gè)的學(xué)業(yè)期間老師都給予了大量的關(guān)懷和幫助 ， 使我具有了科研工作能力 ， 使我收獲良多。老師深厚的學(xué)術(shù)造詣、豐富的實(shí)踐 經(jīng)驗(yàn)、對(duì)科技前沿敏銳的洞察力、嚴(yán)謹(jǐn)?shù)闹螌W(xué)作風(fēng)、縝密的思維方式給了我極大的幫助和啟發(fā) ， 使我終生受益。在事業(yè)上的開拓精神也為我樹立了學(xué)習(xí)的榜樣 ， 在此謹(jǐn)向老師表示最誠(chéng)摯的敬意和最衷心的感謝。 學(xué)習(xí)期間 ， 同學(xué)們?cè)谙到y(tǒng)的開發(fā)上給予我很大的幫助 ， 他們的許多見解使我受益匪淺 ， 在此表示感謝。系統(tǒng)的開發(fā)上給予我很大的幫助 ， 他們的許多見解使我受益匪淺 ， 在此表示感謝。 畢業(yè)即將結(jié)束 ， 我也要告別大學(xué)生活 ， 在畢業(yè)前的最后 一刻， 這是我向老師和同學(xué)們交上的最后答卷 ， 為我的學(xué)習(xí)生活畫上圓滿句號(hào)。由于本人能力有限 ， 加上時(shí)間倉(cāng)促，難免有不足之處，望各位老師不吝指正，我在此深表感謝 再次感謝老師的指導(dǎo)，感謝百忙之中審閱論文的各位老師和專家，您們辛苦了！ 理工大學(xué)畢業(yè)設(shè)計(jì) 30 參考文獻(xiàn) [1]馬國(guó)勝，楊鷺怡 .ADF4350低相噪頻率合成器在射頻無(wú)線通信設(shè)備中的應(yīng)用 [J].應(yīng)用天地，2020， 28（ 4）： 6569 [2]孔德昭，卞長(zhǎng)弘，高洪民 .微波集成鎖相環(huán)芯片 ADF4106 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